VHDL-AMS

VHDL-AMS是VHDL的一個分支，它支持模擬、數字、數模混合電路系統的建模與仿真。

即IEEE 1076.1標準。

http://www.eda.org/vhdl-ams/

Verilog-AMS與之類似。支持模擬、數字、數模混合電路系統的建模與仿真。

http://www.eda.org/verilog-ams/

The VHDL-AMS language is an extension of the IEEE 1076 (VHDL) standard that supports the description and the simulation of analog, digital, and mixed-signal circuits and systems.