《VHDL數字電路設計教程》主要講述硬體描述語言VHDL及其在數字電路設計中的建模和仿真，內容包括VHDL語言學習基礎、語法規則和模型結構、數字電路的VHDL建模、VHDL硬體描述等。本書在內容結構的組織上有獨特之處，如將並行描述語句、順序描述語句、數據類型與運算操作符和屬性等獨立成章，使讀者更容易清晰準確地掌握這些重要內容。本書注重設計實踐，給出了大量完整設計實例的電路圖、相關基本概念、電路工作原理以及仿真結果，從而將VHDL語法學習和如何採用它進行電路設計有機地結合在一起，並通過深入淺出的操作點撥，提升學生對VHDL的理性認識，提高學生的研究能力。《VHDL數字電路設計教程》可作為高等院校電子工程、通信工程、自動化、電氣工程等專業的教材及實驗指導，也可作為相關專業技術人員的自學參考書。
基本介紹
- 書名：VHDL與數字電路設計
- 作者：王儉，劉傳洋，谷慧娟
- ISBN：9787811301212
- 類別：圖書 > 計算機與網際網路 > 輔助設計與工程計算
- 頁數：193
- 出版社：江蘇大學出版社
- 出版時間：2009-12-01
- 裝幀：平裝
- 開本：16開
內容簡介
《VHDL與數字電路設計》系統介紹涉及數字系統設計的多方面原理、技術及套用。主要內容有數字系統的基本設計思想、設計方法和設計步驟，VHDL硬體描述語言，PLD的結構、原理與分類，數字系統設計開發軟體平台QuartusⅡ及其使用，常用數字電路的設計方案等；涵蓋現代數字系統設計完整過程的三個支撐方面；硬體描述語言、器件、軟體開發平台。
目錄
第1章 緒論
1.1 VHDL的發展
1.2 VHDL的特點
1.3 VHDL設計流程
1.3.1 接受設計任務
1.3.2 確定功能要求
1.3.3 進行設計
1.3.4 原始碼模擬
1.3.5 綜合、最佳化和布局布線
1.3.6 布局布線後的設計模擬
1.3.7 器件編程
1.4 VHDL綜合工具
1.4.1 QuartusⅡ綜合工具
1.4.2 ISE綜合工具
1.4.3 ModelSim仿真工具
1.5 CPLD和FPGA概述
1.5.1 GAL元件
1.5.2 CPLD
1.5.3 FPGA
第2章 VHDL語法基礎
2.1 VHDL描述結構
2.1.1 庫描述
2.1.2 實體
2.1.3 結構體
2.2 結構體的描述
2.3 進程
2.3.1 進程語句的格式
2.3.2 進程的敏感表
2.4 VHDL數據對象
2.4.1 信號
2.4.2 變數
2.4.3 常量
2.4.4 TO和DOWNTO關鍵字
第3章 數據類型
3.1 基本數據類型
3.1.1 整型數據(INTEGER)
3.1.2 實型數據(REAL & FLOATING)
3.1.3 位和位矢量(BIT & BIT_VECTOR)
3.1.4 布爾類型數據(BOOLEAN)
3.1.5 字元與字元串(CHARACTER & STRING)
3.1.6 物理類型(PHYSICAL)
3.1.7 自然數和正整數(NATURAL & POSITIVE)
3.2 自定義數據類型
3.2.1 枚舉類型
3.2.2 整數類型
3.2.3 實數類型和浮點類型
3.2.4 數組類型
3.2.5 存取類型
3.2.6 檔案類型
3.2.7 記錄類型(RECORD)
3.2.8 時間類型(TIME)
3.3 數據類型轉換
3.3.1使用轉換函式
3.3.2 使用類型標記法轉換數據類型
第4章 VHDL操作符及屬性
4.1 VHDL操作符
4.1.1 賦值操作符
4.1.2 邏輯操作符
4.1.3 算術操作符
4.1.4 關係操作符
4.1.5 移位操作符
4.1.6 連線操作符
4.1.7 操作符重載
4.2 VHDL的屬性
4.2.1 預定義屬性
4.2.2 值類型屬性
4.2.3 函式類型屬性
4.2.4 信號類型屬性
4.2.5 TYPE類型屬性
4.2.6 RANGE類型屬性
4.2.7 用戶自定義屬性
4.3 GENERIC參數傳遞
4.4 VHDL設計實例
4.4.1 十六進制7段解碼器
4.4.2 16位乘16位的乘法器
4.4.3 波形發生器
第5章 VHDL中的順序語句
5.1 信號賦值語句和變數賦值語句
5.2 WAIT語句
5.2.1 WAIT ON
5.2.2 WAIT UNTIL
5.2.3 WAIT FOR
5.2.4 多條件等待語句
5.2.5 逾時等待的處理
5.3 IF語句
5.4 CASE語句
5.5 LOOP語句
5.5.1 FOR LOOP循環
5.5.2 WHILE LOOP循環
5.6 NEXT語句
5.7 EXIT語句
5.8 RETURN語句
5.9 NULL語句
5.10 過程調用語句
5.11 斷言語句
5.12 REPORT語句
第6章 VHDL中的並行語句
6.1 進程語句
6.2 塊語句
6.3 並行信號代入語句
6.3.1 並發信號代入語句
6.3.2 條件信號代入語句
6.3.3 選擇信號代入語句
6.4 並行斷言語句
6.5 並行過程調用語句
6.6 參數傳遞語句
6.7 元件例化語句
6.8 生成語句
6.8.1 FOR-GENERATE模式的生成語句
6.8.2 IF-GENERATE模式
第7章 VHDL子程式和元件例化
7.1 程式包
7.1.1 程式包的說明
7.1.2 程式包體的描述
7.1.3 程式包的使用
7.2 層次化建模和元件例化
7.2.1 層次化建模
7.2.2 元件聲明
7.2.3 連線埠映射
7.2.4 GENERIC映射
7.3 函式和過程
7.3.1 函式
7.3.2 全局函式和局部函式
7.3.3 過程
7.3.4 全局過程和局部過程
7.3.5 子程式的重載
7.3.6 函式和過程的比較
7.4 元件配置和子程式套用實例
7.4.1 元件例化實例
7.4.2 函式套用實例
第8章 組合邏輯電路設計
8.1 門電路
8.1.1 二輸入與門電路
8.1.2 二輸入或門電路
8.1.3 二輸入與非門電路
8.1.4 二輸入或非門電路
8.1.5 反相門電路
8.1.6 二輸入異或門電路
8.1.7 三輸入與非門電路
8.2 編碼器和解碼器
8.2.1 編碼器
8.2.2 解碼器
8.3 多路選擇器
8.4 運算器
8.4.1 比較器
8.4.2 加法器
8.4.3 求補器
8.5 三態門
第9章 時序邏輯電路的設計
9.1 觸發器
9.1.1 D觸發器
9.1.2 JK觸發器
9.1.3 T觸發器
9.1.4 鎖存器
9.2 暫存器和移位暫存器
9.2.1 暫存器
9.2.2 移位暫存器
9.3 計數器
9.3.1 同步計數器
9.3.2 異步計數器
9.4 分頻器
第10章 有限狀態機
10.1 有限狀態機概述
10.2 有限狀態機的建模
10.2.1 狀態的處理
10.2.2 模型的構建
10.3 狀態編碼
10.3.1 順序碼
10.3.2 枚舉類型的編碼
10.3.3 一位有效編碼
10.3.4 綜合工具的設定
10.3.5 定義編碼方式的語法格式
10.3.6 初始化有限狀態機
10.4 有限狀態機的設計實例
10.4.1 Moore有限狀態機
10.4.2 Mealy有限狀態機
10.4.3 交通信號燈
10.4.4 硬幣兌換機
第11章 擴頻通信技術
11.1 分頻器
11.1.1 偶數分頻器的設計
11.1.2 奇數分頻器的設計
11.1.3 半整數分頻器的設計
11.1.4 大數目分頻器的設計
11.2 循環冗餘校驗(CRC)
11.2.1 CRC的基本原理
11.2.2 CRC的實現方法
11.2.3 CRC程式的實現
11.3 快速加法器
11.3.1 並行加法器
11.3.2 流水線加法器
第12章 SAP-1 CPU電路設計
12.1 SAP-1 CPU及計算機的組成結構簡介
12.2 SAP-1 CPU指令、定址法、程式設計
12.3 16×8的ROM設計與仿真
12.4 SAP-1 CPU設計與仿真
12.4.1 SAP-1指令周期
12.4.2 SAP-1 CPU設計
12.4.3 CPU設計的完整代碼
1.1 VHDL的發展
1.2 VHDL的特點
1.3 VHDL設計流程
1.3.1 接受設計任務
1.3.2 確定功能要求
1.3.3 進行設計
1.3.4 原始碼模擬
1.3.5 綜合、最佳化和布局布線
1.3.6 布局布線後的設計模擬
1.3.7 器件編程
1.4 VHDL綜合工具
1.4.1 QuartusⅡ綜合工具
1.4.2 ISE綜合工具
1.4.3 ModelSim仿真工具
1.5 CPLD和FPGA概述
1.5.1 GAL元件
1.5.2 CPLD
1.5.3 FPGA
第2章 VHDL語法基礎
2.1 VHDL描述結構
2.1.1 庫描述
2.1.2 實體
2.1.3 結構體
2.2 結構體的描述
2.3 進程
2.3.1 進程語句的格式
2.3.2 進程的敏感表
2.4 VHDL數據對象
2.4.1 信號
2.4.2 變數
2.4.3 常量
2.4.4 TO和DOWNTO關鍵字
第3章 數據類型
3.1 基本數據類型
3.1.1 整型數據(INTEGER)
3.1.2 實型數據(REAL & FLOATING)
3.1.3 位和位矢量(BIT & BIT_VECTOR)
3.1.4 布爾類型數據(BOOLEAN)
3.1.5 字元與字元串(CHARACTER & STRING)
3.1.6 物理類型(PHYSICAL)
3.1.7 自然數和正整數(NATURAL & POSITIVE)
3.2 自定義數據類型
3.2.1 枚舉類型
3.2.2 整數類型
3.2.3 實數類型和浮點類型
3.2.4 數組類型
3.2.5 存取類型
3.2.6 檔案類型
3.2.7 記錄類型(RECORD)
3.2.8 時間類型(TIME)
3.3 數據類型轉換
3.3.1使用轉換函式
3.3.2 使用類型標記法轉換數據類型
第4章 VHDL操作符及屬性
4.1 VHDL操作符
4.1.1 賦值操作符
4.1.2 邏輯操作符
4.1.3 算術操作符
4.1.4 關係操作符
4.1.5 移位操作符
4.1.6 連線操作符
4.1.7 操作符重載
4.2 VHDL的屬性
4.2.1 預定義屬性
4.2.2 值類型屬性
4.2.3 函式類型屬性
4.2.4 信號類型屬性
4.2.5 TYPE類型屬性
4.2.6 RANGE類型屬性
4.2.7 用戶自定義屬性
4.3 GENERIC參數傳遞
4.4 VHDL設計實例
4.4.1 十六進制7段解碼器
4.4.2 16位乘16位的乘法器
4.4.3 波形發生器
第5章 VHDL中的順序語句
5.1 信號賦值語句和變數賦值語句
5.2 WAIT語句
5.2.1 WAIT ON
5.2.2 WAIT UNTIL
5.2.3 WAIT FOR
5.2.4 多條件等待語句
5.2.5 逾時等待的處理
5.3 IF語句
5.4 CASE語句
5.5 LOOP語句
5.5.1 FOR LOOP循環
5.5.2 WHILE LOOP循環
5.6 NEXT語句
5.7 EXIT語句
5.8 RETURN語句
5.9 NULL語句
5.10 過程調用語句
5.11 斷言語句
5.12 REPORT語句
第6章 VHDL中的並行語句
6.1 進程語句
6.2 塊語句
6.3 並行信號代入語句
6.3.1 並發信號代入語句
6.3.2 條件信號代入語句
6.3.3 選擇信號代入語句
6.4 並行斷言語句
6.5 並行過程調用語句
6.6 參數傳遞語句
6.7 元件例化語句
6.8 生成語句
6.8.1 FOR-GENERATE模式的生成語句
6.8.2 IF-GENERATE模式
第7章 VHDL子程式和元件例化
7.1 程式包
7.1.1 程式包的說明
7.1.2 程式包體的描述
7.1.3 程式包的使用
7.2 層次化建模和元件例化
7.2.1 層次化建模
7.2.2 元件聲明
7.2.3 連線埠映射
7.2.4 GENERIC映射
7.3 函式和過程
7.3.1 函式
7.3.2 全局函式和局部函式
7.3.3 過程
7.3.4 全局過程和局部過程
7.3.5 子程式的重載
7.3.6 函式和過程的比較
7.4 元件配置和子程式套用實例
7.4.1 元件例化實例
7.4.2 函式套用實例
第8章 組合邏輯電路設計
8.1 門電路
8.1.1 二輸入與門電路
8.1.2 二輸入或門電路
8.1.3 二輸入與非門電路
8.1.4 二輸入或非門電路
8.1.5 反相門電路
8.1.6 二輸入異或門電路
8.1.7 三輸入與非門電路
8.2 編碼器和解碼器
8.2.1 編碼器
8.2.2 解碼器
8.3 多路選擇器
8.4 運算器
8.4.1 比較器
8.4.2 加法器
8.4.3 求補器
8.5 三態門
第9章 時序邏輯電路的設計
9.1 觸發器
9.1.1 D觸發器
9.1.2 JK觸發器
9.1.3 T觸發器
9.1.4 鎖存器
9.2 暫存器和移位暫存器
9.2.1 暫存器
9.2.2 移位暫存器
9.3 計數器
9.3.1 同步計數器
9.3.2 異步計數器
9.4 分頻器
第10章 有限狀態機
10.1 有限狀態機概述
10.2 有限狀態機的建模
10.2.1 狀態的處理
10.2.2 模型的構建
10.3 狀態編碼
10.3.1 順序碼
10.3.2 枚舉類型的編碼
10.3.3 一位有效編碼
10.3.4 綜合工具的設定
10.3.5 定義編碼方式的語法格式
10.3.6 初始化有限狀態機
10.4 有限狀態機的設計實例
10.4.1 Moore有限狀態機
10.4.2 Mealy有限狀態機
10.4.3 交通信號燈
10.4.4 硬幣兌換機
第11章 擴頻通信技術
11.1 分頻器
11.1.1 偶數分頻器的設計
11.1.2 奇數分頻器的設計
11.1.3 半整數分頻器的設計
11.1.4 大數目分頻器的設計
11.2 循環冗餘校驗(CRC)
11.2.1 CRC的基本原理
11.2.2 CRC的實現方法
11.2.3 CRC程式的實現
11.3 快速加法器
11.3.1 並行加法器
11.3.2 流水線加法器
第12章 SAP-1 CPU電路設計
12.1 SAP-1 CPU及計算機的組成結構簡介
12.2 SAP-1 CPU指令、定址法、程式設計
12.3 16×8的ROM設計與仿真
12.4 SAP-1 CPU設計與仿真
12.4.1 SAP-1指令周期
12.4.2 SAP-1 CPU設計
12.4.3 CPU設計的完整代碼
