MAX7000S系列器件共包含32~256個邏輯宏單元（Logic Cell，LC）。
基本介紹
- 中文名：MAX7000
- 包含：32~256個邏輯宏單元
- 屬性：CPLD
概述,模組介紹,邏輯陣列塊,邏輯宏單元,可程式連線陣列,
概述
每16個邏輯宏單元組成一個邏輯陣列塊（Logic Array Block，LAB）。與GAL相似，每個邏輯宏單元含有一個可程式的與陣列和固定的或陣列，以及一個可配置暫存器。每個宏單元共享擴展乘積項和高速並聯擴展乘積項，它們可向每個邏輯宏單元提供多達32個乘積項，以構成負責的邏輯函式。
模組介紹
邏輯陣列塊
一個LAB由16個邏輯宏單元的陣列組成。MAX7000結構主要由多個LAB組成的陣列以及它們之間的連線構成。多個LAB通過可程式連線陣（Programmable Interconnect Array，PIA）和全局匯流排連線在一起，全局匯流排從所有的專用輸入、I/O引腳和宏單元饋入信號。對於每個LAB，輸入信號來自三部分：
●來自作為通用邏輯輸入的PIA的36個信號。
- ●從I/O引腳到暫存器的直接輸入通道。
邏輯宏單元
MAX7000系列中的邏輯宏單元由三個功能塊組成：邏輯陣列、乘積項選擇矩陣和可程式暫存器，它們可以被單獨地配置為時序邏輯或組合邏輯工作方式。其中邏輯陣列實現組合邏輯，可以給每個邏輯宏單元提供五個乘積項。乘積項選擇矩陣分配這些乘積項作為到或門和異或門的主要輸入邏輯，以實現組合邏輯函式；或者把這些乘積項作為宏單元中暫存器的輔助輸入：清零（Clear）、置位（Preset）、時鐘（Clock）和時鐘使能控制（Clock Enable）。
每個邏輯宏單元中有一個共享擴展乘積項經非門後回饋到邏輯陣列中，邏輯宏單元中還存在並行擴展乘積項，從鄰近邏輯宏單元借位而來。
邏輯宏單元中的可配置暫存器可以單獨地被配置為帶有可程式時鐘控制的D、T、JK或SR觸發器工作方式，也可以將暫存器旁路掉，以實現組合邏輯工作方式。
可程式連線陣列
不同的LAB通過在可程式連線陣列（PLA）上布線，以相互連線構成所需的邏輯。這個全局匯流排是一種可程式的通道，可以把器件上任何信號連線到用戶希望的目的地。所有MAX7000S器件的專用輸入、I/O引腳和邏輯宏單元輸出都連線到PIA，而PIA可把這些信號送到整個器件內的各個地方。只有每個LAB需要的信號才布置從PIA到該LAB的連線。
右圖可看出PIA信號布線到LAB的方式。
由右圖顯示，通過EEPROM單元控制與門的一個輸入端，以選擇驅動LAB的PIA信號。由於MAX7000S的PIA有固定的延時，使得器件延時性能容易預測。
4、I/O控制塊
