閆愛斌，男，1983年3月出生，山東德州人，博士，現為安徽大學計算機科學與技術學院碩士研究生導師、副教授。
基本介紹
- 中文名：閆愛斌
- 畢業院校：合肥工業大學
- 學位/學歷：博士
- 專業方向：計算機科學與技術
- 職務：安徽大學計算機科學與技術學院碩士研究生導師
研究方向,人物經歷,學術成果,科研項目,
研究方向
1. 計算電路軟錯誤率的軟體開發（C++編程）
2. 高可靠的微型電路仿真與設計（EDA編程）
3. 面向數字電路的嵌入式軟體開發（Verilog編程）
人物經歷
2008年先後赴日本川崎、東京六本木實習，2009年獲得中國科學技術大學工程碩士學位。2009年7月至2012年9月，先後在上海思華科技、科大國創軟體公司擔任軟體研發工程師、項目組長等職務，軟體開發與項目管理經驗豐富。2015年獲得合肥工業大學工學博士學位。
學術成果
目前已發表學術論文24篇，其中SCI/EI期刊12篇、EI會議3篇，已申請國家發明專利10項，獲得中國軟體著作權1項，作為項目負責人主持國家自然科學基金項目1項，作為項目骨幹成員參與國家自然科學基金項目、安徽省高校省級自然科學研究重大項目計5項，現為IEEE Transactions on Device and Materials Reliability、Microelectronics Reliability等國際SCI期刊審稿人。
近三年發表的期刊/會議論文列表（第一作者、節選）
[J1] Aibin Yan, Zhengfeng Huang, Maoxiang Yi, et al. Double-node-upset-resilient latch design for nanoscale CMOS technology[J]. IEEE Transactions on Very Large Scale Integration (VLSI) Systems, (SCI, CCF B), 2017
[J2] Aibin Yan, Zhengfeng Huang, Xiangsheng Fang, et al. Single event double-upset fully immune and transient pulse filterable latch design for nanoscale CMOS[J]. Microelectronics Journal (SCI), vol. 61, pp. 43-50, 2017.
[J3] Aibin Yan, Huaguo Liang, Yingchun Lu, et al. A transient pulse dually filterable and online self-recoverable latch[J]. IEICE Electronics Express (SCI), vol. 14, no. 2, pp. 1-6, 2017.
[J4] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. An SEU resilient, SET filterable and cost effective latch in presence of PVT variations[J]. Microelectronics Reliability (SCI), vol. 63, no. 1, pp. 239-250, 2016.
[J5] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. High-performance, low-cost, and highly reliable radiation hardened latch design[J]. Electronics Letters (SCI), vol. 52, no. 2, pp. 139-140, 2016.
[J6] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. PIPBQ Effect Aware SER Analysis for Combinational Logic Circuits[J]. Journal of Electronic Science & Technology, vol. 14, no. 1, pp. 60-67, 2016.
[J7] 閆愛斌, 梁華國, 黃正峰, 等. 考慮多時鐘周期瞬態脈衝疊加的鎖存窗禁止模型[J]. 電子學報 (EI), 2016, 44(12):3011-3019.
[J8] Aibin Yan, Huaguo Liang, Zhengfeng Huang, et al. A self-recoverable, frequency-aware and cost-effective robust latch design for nanoscale CMOS technology[J]. IEICE Transactions on Electronics (SCI), vol. E98-C, no. 12, pp. 1171-1178, 2015.
[J9] 閆愛斌, 梁華國, 黃正峰, 等. 考慮NBTI效應的組合電路軟錯誤率計算方法[J]. 計算機輔助設計與圖形學報 (EI), 2015, 27(8):1562-1569.
[C1] Aibin Yan, Zhengfeng Huang, Maoxiang Yi, et al. HLDTL: High-performance, low-cost, and double node upset tolerant latch design[C]. IEEE VLSI Test Symposium (EI, CCF C), 美國拉斯維加斯, 2017/4/9-2017/4/12.
[C2] Aibin Yan, Zhengfeng Huang, Xiangsheng Fang, et al. Novel low cost and double node upset tolerant latch design for nanoscale CMOS technology[C]. IEEE Asian Test Symposium (EI, CCF C), 日本廣島, 2016/11/21-2016/11/24.
[C3] Aibin Yan, Xuejun Li, Zhao lv, et al. High performance, low cost, and double node upset tolerant latch design[C]. IEEE International Conference on Dependable Systems and Networks (CCF B), 法國土魯斯, 2016/6/28-2016/7/1.[1]
近三年申請/授權的國家發明專利列表（第一發明人）
[P1] 閆愛斌, 崔傑, 易茂祥, 等. 高性能低開銷的雙節點翻轉線上自恢復鎖存器[P]. 申請號: 201710022408.2
[P2] 閆愛斌, 王華彬, 黃正峰, 等. 高性能低開銷的單粒子翻轉線上自恢復鎖存器[P]. 申請號: 201611217325.0
科研項目
[1] 國家自然科學基金青年科學基金項目, “納米積體電路軟錯誤率評估關鍵技術研究(No.61604001)”, 2017.1-2019.12, 項目負責人, 主持, 在研.
[2] 國家自然科學基金面上項目, “星載系統晶片(SoC)的抗輻射加固設計研究(No.61574052)”, 2016.1-2019.12, 參與, 在研.
[3] 國家自然科學基金面上項目, “納米CMOS積體電路抗老化性設計(No.61371025)”, 2014.1-2017.12, 參與, 在研.
