邏輯擺幅（logic swing）是1993年公布的電子學名詞，出自《電子學名詞》第一版。
基本介紹
- 中文名：邏輯擺幅
- 外文名：logic swing
- 所屬學科：電子學
- 公布時間：1993年
公布時間,出處,
邏輯擺幅
相關詞條
- 邏輯擺幅
邏輯擺幅（logic swing）是1993年公布的電子學名詞，出自《電子學名詞》第一版。公布時間1993年經全國科學技術名詞審定委員會審定發布。出處《電子學名詞》第一版。1...
- 發射極功能邏輯電路
這種邏輯電路出現於70年代。在發射極功能邏輯電路中，共基極方式工作的輸入電晶體的集電極點的電位與發射極輸入端的邏輯關係為=,[kg2]發射極跟隨器不改變其邏輯關係，而發射極跟隨器發射極輸出的“線”功能可實現“或”邏輯。發射極功能邏輯同發射極耦合邏輯相同，典型的邏輯擺幅值為0.8伏,邏輯高電平為-0.8伏...
- 計算機邏輯電路
2、邏輯擺幅大：CMOS積體電路的邏輯高電平"1"、邏輯低電平"0"分別接近於電源高電位VDD及電源低電位VSS。當VDD=15V，VSS=0V時，輸出邏輯擺幅近似15V。因此，CMOS積體電路的電壓利用係數在各類積體電路中指標是較高的。 抗干擾能力強：CMOS積體電路的電壓噪聲容限的典型值為電源電壓的45%，保證值為電源電壓的30%...
- 發射極耦合邏輯電路
ECL電路的邏輯擺幅只有0.8V，直流噪聲容限僅200mV左右，因此抗干擾能力較差。傳統的ECL以V=V=0V，V=-5.2V為工作電壓。如果採用+5V電源供電，即將V=V接到正電源而VEE接到零點，這樣的電平通常被稱為PECL；如果採用+3.3V電源供電，則稱為LVPECL。在使用PECL電路時要注意加電源去耦電路，以免受噪聲的干擾。
- CMOS邏輯電路
（1）輸出高電平VOH與輸出低電平VOL。CMOS門電路VOH的理論值為電源電壓VDD，VOH（min）=0.9VDD；VOL的理論值為0V，VOL（max）=0.01VDD。所以CMOS門電路的邏輯擺幅（即高低電平之差）較大，接近電源電壓VDD值。（2）閾值電壓Vth。從CMOS非門電壓傳輸特性曲線中看出，輸出高低電平的過渡區很陡，閾值電壓Vth約...
- 邏輯接口
傳統的ECL以Vcc為零電壓，V為-5．2V電源，Vo=Vcc-0．9V=-0．9V，VOL=Vcc-1．7V=-1．7V，所以ECL電路的邏輯擺幅較小(僅約0．8V)。當電路從一種狀態過渡到另一種狀態時，對寄生電容的充放電時間將減少，這也是ECL電路具有高開關速度的重要原因。另外，ECL電路是由一個差分對管和一對射隨器組成的，...
- 集成注入邏輯電路
增加了電路的開關時間。再有,IL電路的邏輯擺幅小，抗干擾能力差,以及多塊IL邏輯電路集合使用時，存在著注入電流在各電路塊中能否均勻分配等問題。為克服這些缺點，已研製出若干種改進形式的IL邏輯電路，如自對準IL電路、離子注入摻雜工藝IL電路、等平面隔離IL電路、肖特基IL電路、上擴散IL電路和襯底饋電邏輯電路等。
- 多值邏輯與連續邏輯
多值邏輯電路與二值邏輯相比，優點是在同樣數目的出腿和連線情況下傳送的信息量增加；完成二值同樣的邏輯所需的門數可減少。存在的問題是多值信號傳輸中產生衰減，整形有困難；多值信號的閾值數目增加會減小噪聲影響，信號的容差要求比二值嚴；由於信號擺幅增加，速度比二值慢。在性能和經濟效益上，多值邏輯還不能...
- CMOS電路
CMOS電路的特點是：①靜態功耗低,每門功耗為納瓦級；②邏輯擺幅大,近似等於電源電壓;③抗干擾能力強,直流噪聲容限達邏輯擺幅的35%左右;④可在較廣泛的電源電壓範圍內工作,便於與其他電路接口；⑤速度快，門延遲時間達納秒級；⑥在模擬電路中套用，其性能比NMOS電路好；⑦與NMOS電路相比，集成度稍低；⑧有“自鎖...
- CMOS-IC
高邏輯擺幅—CMOS電路輸出高、低電平的幅度達到全電為VDD，邏輯“0”為VSS。高輸入阻抗--CMOS電路的輸入阻抗大於108Ω,一般可達1010Ω。高扇出能力--CMOS電路的扇出能力大於50。低輸入電容--CMOS電路的輸入電容一般不大於5PF。寬工作溫度範圍—陶瓷封裝的CMOS電路工作溫度範圍為 - 55℃~ 125 ℃；塑封的CMOS電路...
- CMOS(互補金屬氧化物半導體的縮寫)
⒉ 邏輯擺幅大，使電路抗干擾能力強 ⒊靜態功耗低 ⒋ 隔離柵結構使CMOS期間的輸入電阻極大，從而使CMOS期間驅動同類邏輯門的能力比其他系列強得多 CMOS發展比TTL晚，但是以其較高的優越性在很多場合逐漸取代了TTL。以下比較兩者性能，大家就知道其原因了。⒈ CMOS是場效應管構成，TTL為雙極電晶體構成 ⒉ CMOS的...
- 數字積體電路
因為它們的電源電壓允許範圍大，因此它們輸出高低電平擺幅也大，抗干擾能力就強，其噪聲容限最大值為45%VDD保證值可達30%VDD，電源電壓越高，噪聲容限值越大。（5）邏輯擺幅 CMOS電路輸出的邏輯高電平“1”非常接近電源電壓VDD邏輯低電平“0”接近電源Vss，空載時，輸出高電平VOH=VCC-0.05V，輸出低電平VOL=0....
- pmos
PMOS因邏輯擺幅大，充電放電過程長，加之器件跨導小，所以工作速度更低，在NMOS電路(見N溝道金屬—氧化物—半導體積體電路)出現之後，多數已為NMOS電路所取代。只是，因PMOS電路工藝簡單，價格便宜，有些中規模和小規模數字控制電路仍採用PMOS電路技術。MOSFET共有三個腳，一般為G、D、S，通過G、S間加控制信號時...
- 判決電路
砷化鎵數字電路主要邏輯形式有: 緩衝FET 邏輯(BFL) 、肖特基二極體FET 邏輯( SDFL) 、直接耦合FET 邏輯(DCFL) 和源耦合FET 邏輯( SCFL) [ 3,4 ]。根據國內的材料與工藝條件，以及電路結構、速度、邏輯擺幅、功耗等多方面因素綜合考慮，通常採用SCFL 電路作為判決電路的基本單元電路。判決電路 設計的Gaas 判決...
- 無結場效應電晶體
而金屬-半導體場效應電晶體(Metal-Semiconductor Field Effect Transistor, MESFET)或高電子遷移率電晶體(HEMT)熱穩定性較差，肖特基結柵電極漏電流較大，邏輯擺幅較小，抗噪聲能力較弱等。這些問題的存在嚴重製約著未來半導體製造業進一步、深層次的發展。為克服結型場效應電晶體器件在納米尺度範圍所面臨的難以逾越的...
- cmos電晶體
（6）邏輯擺幅大。CMOS電路在空載時，輸出高電平VOH≥VCC-0.05V，輸出低電平V0L≤0.05V。 CMOS積體電路的性能特點 微功耗—CMOS電路的單門靜態功耗在毫微瓦（nw）數量級。 高噪聲容限—CMOS電路的噪聲容限一般在40%電源電壓以上。 寬工作電壓範圍—CMOS 電路的電源電壓一般為1.5~18伏。 高邏輯擺幅—CMOS ...
- 垂直堆疊納米薄片電晶體
而金屬-半導體場效應電晶體或高電子遷移率電晶體熱穩定性差，肖特基結柵漏電大，邏輯擺幅小。為克服以上問題，肖德元等人於2005年提出全新的無結（Junctionless， JL）圓柱體納米線(nanowire)全包圍柵（Gate-All-Around, GAA）積累型（Accumulation Mode）場效應電晶體。該結構採用全包圍柵圓柱形納米線架構，圓柱形溝道...
- 雙極-CMOS積體電路
（2） 低壓、全擺幅、高速BiCMOS電路的一個研究熱點 如今，數字通信和internet網路的電子產品對其中VLSI晶片低電源電壓、全輸出邏輯擺幅的要求日趨迫切。例如攜帶型電子產品（如手機、筆記本電腦和個人數字助理等）因用電池供電，故電源電力極為有限，降低電源電壓不僅對減少電池充電次數、延長電池壽命，而且對減小IC器件...
- MESFET
MESFET（Metal-Semiconductor Field Effect Transistor），是金屬-半導體[接觸勢壘]場效應電晶體的英文簡稱，主要是硼離子的一種反應。基本概念 MESFET是一種由Schottky勢壘柵極構成的場效應電晶體。它與p-n結型柵場效應電晶體相比，只是用金屬-半導體接觸勢壘代替了p-n結柵，則熱穩定性較差、漏電流較大、邏輯擺幅較...
- 遷移率增強技術
因為信號在積體電路中傳輸的延遲時間是與信號的邏輯電壓擺幅Vm和載流子遷移率μ成反比的，而邏輯門開關工作所耗散的能量（即開關能量——對電容充放電的能量）與Vm的平方成正比。這就表明，減簡訊號傳輸的延遲時間和降低開關能量，在對邏輯電壓擺幅的要求上是矛盾的。因此，為了保證積體電路能夠穩定地工作，不致因發熱...
- 砷化鎵存儲器
砷化鎵高速隨機存儲器存儲單元大多數使用增強型砷化鎵-金屬-半導體場效應管直接耦合邏輯構成。一般砷化鎵靜態隨機存取存儲器邏輯電路採用直接耦合場效應管邏輯（DCFL），雖然邏輯電平擺幅小，但功耗低。這種直接耦合邏輯陣列，可由用戶根據存儲單元安排進行設計布線。直接耦合場效應管邏輯採用細長金屬柵結構，這種結構漏電電流...
- LVDS接口
幾十年來，5V供電的使用簡化了不同技術和廠商邏輯電路之間的接口。然而，隨著積體電路的發展和對更高數據速率的要求，低壓供電成為急需。降低供電電壓不僅減少了高密度積體電路的功率消耗，而且減少了晶片內部的散熱，有助於提高集成度。減少供電電壓和邏輯電壓擺幅的一個例子是低壓差分信號(LVDS)。LVDS物理接口使用1.2...
- 亞閾值電流
亞閾值擺幅 亞閾值擺幅（Subthreshold swing）， 又稱為 S因子。這是MOSFET在亞閾狀態工作時、用作為邏輯開關時的一個重要參數，它定義為：S = dVgs / d(log10 Id)，單位是[mV/dec]。S在數值上就等於為使漏極電流Id變化一個數量級時所需要的柵極電壓增量ΔVgs，注意S是從Vg-Id曲線上的最大斜率處提取...
- LPDDR
同時，新產品的輸入/輸出信號傳輸採用三星獨有的低電壓擺幅終端邏輯(LVSTL, Low Voltage Swing Terminated Logic)，不僅進一步降低了LPDDR4晶片的耗電量，並使晶片能在低電壓下進行高頻率運轉，實現了電源使用效率的最最佳化。LPDDR5 2019年2月20日，JEDEC(固態存儲協會)正式發布了JESD209-5，即Low Power Double Data ...
