襯底偏置技術

襯底偏置技術是指改變p區和n區襯底偏置電壓的方案。

基本介紹

• 中文名：襯底偏置技術
• 外文名：substrate biasing technology

進入納米設計，泄漏電流對功耗的影響會更加顯著。由於工藝參數（包括溝道長、溝道寬、絕緣層的厚度）帶來的誤差，使得MTCMOS技術在電晶體的“缺陷”測試分析變得複雜困難。相比之下，在CMOS中採用正向有源區（襯底）偏置（FBB, forward body bias）不僅可以降低泄漏電流，同時對工藝參數的誤差分析也較為簡單。

這種改變p區和n區襯底偏置電壓的方案也稱作襯底偏置（substrate biasing）技術，襯底偏置通過版圖實現有兩種方案：一種為有源阱區（well-tap, body bias）偏置方式，它通常只需要布放在每一排標準單元的兩端或按照一定的間隔布放，它適用於不含well-tap的標準單元庫。其優點是節省面積，但易受閂鎖（latch up）的破壞。另一種為標準單元內置（in-cell tap）偏置方式，每一個標準單元內部均帶有連線偏置電源的連線埠，它的優點是不會產生閂鎖效應，其缺點是單元面積大，布線比較困難。