《複雜數字電路與系統的Verlog HDL設計技術》是夏宇聞編寫，於1998年08月在北京航空航天大學出版社出版。
基本介紹
- 作者：夏宇聞
- ISBN：9787810128087
- 頁數：195
- 定價：12.00元
- 出版社：北京航空航天大學出版社
- 出版時間：1998-08
- 裝幀：平裝
內容介紹,作品目錄,思考題,
內容介紹
內容提要：本書講述的是90年代才開始在美國和其他先進的工業國家逐步推廣的利用硬體描述語言（VerilogHDL）設計複雜數字邏輯電路與系統的技術和方法。掌握了這種基本方法之後，就可以設計極其複雜的硬線（hard－wired）數字邏輯電路與系統，如實時數位訊號處理（DSP）電路系統等。因為本書的內容是獨立於開發環境的，所以書中並不介紹具體工具的使用，只介紹有關VerilogHDL建模、仿真、綜合以及TOP－DOWN等現代設計思想、技術、方法和需要注意的要點。
全書共分為六章，第一章為VerilogHDL設計方法概述；第二章介紹VerilogHDL的基本語法；第三章介紹不同抽象級別的VerilogHDL模型；第四章講述有限狀態機和可綜合風格的VerilogHDL；第五章為可綜合的VerilogHDL設計實例（簡化的RISC－CPU設計簡介）；第六章介紹虛擬器件和虛擬接口模組。書中各章都有大量的例題，每章後還附有思考題，可以幫助讀者理解書中的基本概念並掌握設計從簡單到非常複雜的各種風格模組的技術。本書面向的對象是大學電子類和計算機工程類本科高年級學生和研究生，以及在專用數字電路與系統設計領域工作的工程師們。閱讀本書所需的基礎知識是數字電子技術基礎和C語言編程基礎知識。
作品目錄
目錄
第一章 VerilogHDL設計方法概述
1.1硬體描述語言（HDL）
1.2VerilogHDL的歷史
1.2.1什麼是VerilogHDL
1.2.2VeilogHDL的產生及發展
1.3VerilogHDL和VHDL的比較
1.4Veril0gHDL目前的套用情況和適用的設計
1.5採用VerilogHDL設計複雜數字電路的優點
1.5.1傳統設計方法――電路原理圖輸入法
1.5.2Veril0gHDL輸入法與傳統的電路原理圖輸入法的比較
1.5.3VerilogHDL的標準化與軟核的重用
1.5.4軟核、固核和硬核的概念以及它們的重用
1.6VerilogHDL的設計流程簡介
1.6.1自頂向下（TOP－DOWN）設計的基本概念
1.6.2層次管理的基本概念
1.6.3具體模組的設計編譯和仿真的過程
1.6.4對應具體工藝器件的最佳化、映象和布局布線
1.7小 結
第一章 VerilogHDL設計方法概述
1.1硬體描述語言（HDL）
1.2VerilogHDL的歷史
1.2.1什麼是VerilogHDL
1.2.2VeilogHDL的產生及發展
1.3VerilogHDL和VHDL的比較
1.4Veril0gHDL目前的套用情況和適用的設計
1.5採用VerilogHDL設計複雜數字電路的優點
1.5.1傳統設計方法――電路原理圖輸入法
1.5.2Veril0gHDL輸入法與傳統的電路原理圖輸入法的比較
1.5.3VerilogHDL的標準化與軟核的重用
1.5.4軟核、固核和硬核的概念以及它們的重用
1.6VerilogHDL的設計流程簡介
1.6.1自頂向下（TOP－DOWN）設計的基本概念
1.6.2層次管理的基本概念
1.6.3具體模組的設計編譯和仿真的過程
1.6.4對應具體工藝器件的最佳化、映象和布局布線
1.7小 結
思考題
第二章 VerilogHDL的基本語法
2.1簡單的Veril0gHDL模組
2.1.1簡單的VerilogHDL程式介紹
2.1.2模組的結構
2.1.3模組的連線埠定義
2.1.4模組內容
2.2數據類型及其常量、變數
2.2.1常 量
2.2.2變 量
2.3運算符及表達式
2.3.1基本的算術運算符
2.3.2位運算符
2.3.3邏輯運算符
2.3.4關係運算符
2.3.5等式運算符
2.3.6移位運算符
2.3.7位拼接運算符
2.3.8縮減運算符
2.3.9優先權別
2.3.10關鍵字
2.4賦值語句和塊語句
2.4.1賦值語句
2.4.2塊語句
2.5條件語句
2.5.1if－else語句
2.5.2case語句
2.5.3使用條件語句不當生成鎖存器的情況
2.6循環語句
2.6.1forever語句
2.6.2repeat語句
2.6.3While語句
2.6.4for語句
2.7結構說明語句
2.7.1initial語句
2.7.2alWays語句
2.7.3task和function說明語句
2.8系統函式和任務
2.8.1$display和$Write任務
2.8.2系統任務$monitor
2.8.3時間度量系統函式$time
2.84系統任務$finish
2.8.5系統任務$stop
2.8.6系統任務$readmemb和$readmemh
2.8.7系統任務$random
2.9編譯預處理
2.9.1宏定義′define
2.9.2“檔案包含”處理′include
2.9.3時間尺度′timescale
2.9.4條件編譯命令′ifdef，′else，′endif
2.10小 結
思考題
第三章 不同抽象級別的VerilogHDL模型
3.1門級結構描述
3.1.1與非門、或門和反向器等及其說明語法
3.1.2用門級結構描述D觸發器
3.1.3由已經設計成的模組構成更高一層的模組
3.2Veril0gHDL的行為描述建模
3.2.1僅用於產生仿真測試信號的VerilogHDL行為描述建模
3.2.2VerilogHDL建模在TOP－DOWN設計中的作用和行為建模的可綜合性問題
3.3用Veril0gHDL建模進行TOP－DOWN設計的實例
3.4小 結
思考題
第四章 有限狀態機和可綜合風格的VerilogHDL
4.1有限狀態機
4.1.1用Veril0gHDL語言設計可綜合的狀態機的指導原則
4.1.2典型的狀態機實例
4.1.3綜合的一般原則
4.1.4語言指導原則
4.2可綜合風格的Veril0gHDL模組實例
4.2.1組合邏輯電路設計實例
4.2.2時序邏輯電路設計實例
4.2.3狀態機的置位與復位
4.2.4複雜時序邏輯電路設計實踐
第五章 可綜合的VerilogHDL設計實例――簡化的RISC－CPU設計簡介
5.1什麼是CPU
5.2RISC－CPU的結構
5.2.1時鐘發生器
5.2.2指令暫存器
5.2.3累加器
5.2.4算術運算器
5.2.5數據控制器
5.2.6地址多路器
5.2.7程式計數器
5.2.8狀態控制器
5.2.9外圍模組
5.3RISC－CPU的操作和時序
5.3.1系統的復位和啟動操作
5.3.2匯流排讀操作
5.3.3寫匯流排操作
5.4RISC－CPU的定址方式和指令系統
5.5RISC－CPU模組的調試
5.5.1RISC－CPU模組的前仿真
5.5.2RISC－CPU模組的綜合
5.5.3RISC－CPU模組的最佳化和布局布線
思考題
第六章 虛擬器件和虛擬接口模型
6.1虛擬器件和虛擬接口模組的供應商
6.2虛擬接口模組的實例
參考文獻
2.1簡單的Veril0gHDL模組
2.1.1簡單的VerilogHDL程式介紹
2.1.2模組的結構
2.1.3模組的連線埠定義
2.1.4模組內容
2.2數據類型及其常量、變數
2.2.1常 量
2.2.2變 量
2.3運算符及表達式
2.3.1基本的算術運算符
2.3.2位運算符
2.3.3邏輯運算符
2.3.4關係運算符
2.3.5等式運算符
2.3.6移位運算符
2.3.7位拼接運算符
2.3.8縮減運算符
2.3.9優先權別
2.3.10關鍵字
2.4賦值語句和塊語句
2.4.1賦值語句
2.4.2塊語句
2.5條件語句
2.5.1if－else語句
2.5.2case語句
2.5.3使用條件語句不當生成鎖存器的情況
2.6循環語句
2.6.1forever語句
2.6.2repeat語句
2.6.3While語句
2.6.4for語句
2.7結構說明語句
2.7.1initial語句
2.7.2alWays語句
2.7.3task和function說明語句
2.8系統函式和任務
2.8.1$display和$Write任務
2.8.2系統任務$monitor
2.8.3時間度量系統函式$time
2.84系統任務$finish
2.8.5系統任務$stop
2.8.6系統任務$readmemb和$readmemh
2.8.7系統任務$random
2.9編譯預處理
2.9.1宏定義′define
2.9.2“檔案包含”處理′include
2.9.3時間尺度′timescale
2.9.4條件編譯命令′ifdef，′else，′endif
2.10小 結
思考題
第三章 不同抽象級別的VerilogHDL模型
3.1門級結構描述
3.1.1與非門、或門和反向器等及其說明語法
3.1.2用門級結構描述D觸發器
3.1.3由已經設計成的模組構成更高一層的模組
3.2Veril0gHDL的行為描述建模
3.2.1僅用於產生仿真測試信號的VerilogHDL行為描述建模
3.2.2VerilogHDL建模在TOP－DOWN設計中的作用和行為建模的可綜合性問題
3.3用Veril0gHDL建模進行TOP－DOWN設計的實例
3.4小 結
思考題
第四章 有限狀態機和可綜合風格的VerilogHDL
4.1有限狀態機
4.1.1用Veril0gHDL語言設計可綜合的狀態機的指導原則
4.1.2典型的狀態機實例
4.1.3綜合的一般原則
4.1.4語言指導原則
4.2可綜合風格的Veril0gHDL模組實例
4.2.1組合邏輯電路設計實例
4.2.2時序邏輯電路設計實例
4.2.3狀態機的置位與復位
4.2.4複雜時序邏輯電路設計實踐
第五章 可綜合的VerilogHDL設計實例――簡化的RISC－CPU設計簡介
5.1什麼是CPU
5.2RISC－CPU的結構
5.2.1時鐘發生器
5.2.2指令暫存器
5.2.3累加器
5.2.4算術運算器
5.2.5數據控制器
5.2.6地址多路器
5.2.7程式計數器
5.2.8狀態控制器
5.2.9外圍模組
5.3RISC－CPU的操作和時序
5.3.1系統的復位和啟動操作
5.3.2匯流排讀操作
5.3.3寫匯流排操作
5.4RISC－CPU的定址方式和指令系統
5.5RISC－CPU模組的調試
5.5.1RISC－CPU模組的前仿真
5.5.2RISC－CPU模組的綜合
5.5.3RISC－CPU模組的最佳化和布局布線
思考題
第六章 虛擬器件和虛擬接口模型
6.1虛擬器件和虛擬接口模組的供應商
6.2虛擬接口模組的實例
參考文獻
