專利背景
如圖1a所示為現有(截至2009年9月4日)技術中的一種移位暫存器單元結構示意圖,如圖1b所示為圖1a移位暫存器單元的時序圖。移位暫存器單元包括第一薄膜電晶體T1、第二薄膜電晶體T2、第三薄膜電晶體T3、第四薄膜電晶體T4、第五薄膜電晶體T5、第六薄膜電晶體T6、第七薄膜電晶體T7、第八薄膜電晶體T8、第九薄膜電晶體T9、第十薄膜電晶體T10、第九薄膜電晶體T11和第十二薄膜電晶體T12,還包括電容C1。信號輸入端(INPUT-1)輸入信號(INPUT),第一時鐘信號輸入端(CLKIN)輸入第一時鐘信號(CLK),第二時鐘信號輸入端(CLKBIN)輸入第二時鐘信號(CLKB),低電壓信號輸入端(VSSIN)輸入低電壓信號(VSS),復位信號輸入端(RESETIN)輸入復位信號(RESET),信號輸出端(OUT)輸出柵極驅動信號(OUTPUT)。第一薄膜電晶體T1的源極、第二薄膜電晶體T2的漏極、第十薄膜電晶體T10的柵極和電容C1的匯聚處為PU結點,第五薄膜電晶體T5的柵極、第六薄膜電晶體T6的柵極、第八薄膜電晶體T8的漏極和第七薄膜電晶體T7的源極的匯聚處為PD結點,第九薄膜電晶體T9的源極、第十薄膜電晶體T10和第七薄膜電晶體T7的柵極的匯聚處為PD_CN結點。
從圖1b中可以看出,在柵極驅動信號(OUTPUT)為低電平時,即使第一時鐘信號(CLK)或第二時鐘信號(CLKB)為高電平,柵極驅動信號(OUTPUT)和PU結點處的信號也能保持低電平。當柵極驅動信號(OUTPUT)為高電平時,第一時鐘信號(CLK)和PU結點處的信號同時為高電平,由於電容C1的耦合作用,PU結點處的信號的電平尤其高,第九薄膜電晶體T9和第十薄膜電晶體T10同時導通,形成較大的漏電流,從而導致移位暫存器單元的功耗增加,最終導致使用了該移位暫存器單元的液晶顯示器的功耗增加。
發明內容
專利目的
《移位暫存器單元及液晶顯示器柵極驅動裝置》的目的是提供一種移位暫存器單元及液晶顯示器柵極驅動裝置,能夠減小移位暫存器單元的功耗,從而減小液晶顯示器柵極驅動裝置的功耗。
技術方案
為實現該專利目的,《移位暫存器單元及液晶顯示器柵極驅動裝置》提供了一種移位暫存器單元,包括:
第一薄膜電晶體,其漏極和柵極均與信號輸入端連線;
第二薄膜電晶體,其漏極與所述第一薄膜電晶體的源極連線,柵極與復位信號輸入端連線,源極與低電壓信號輸入端連線;
第三薄膜電晶體,其漏極與第一時鐘信號輸入端連線,柵極與所述第一薄膜電晶體的源極連線,源極與信號輸出端連線;
第四薄膜電晶體,其漏極與所述第三薄膜電晶體的源極連線,柵極與所述復位信號輸入端連線,源極與所述低電壓信號輸入端連線;
第五薄膜電晶體,其漏極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第六薄膜電晶體,其漏極與所述第三薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第七薄膜電晶體,其漏極與第二時鐘信號輸入端連線,源極分別與所述第五薄膜電晶體的柵極和所述第六薄膜電晶體的柵極連線;
第八薄膜電晶體,其漏極與所述第七薄膜電晶體的源極連線,柵極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第九薄膜電晶體,其漏極和柵極均與所述第二時鐘信號輸入端連線,源極與所述第七薄膜電晶體的柵極連線;
第十薄膜電晶體,其漏極與所述第九薄膜電晶體的源極連線,柵極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
其中,所述第七薄膜電晶體溝道的寬長比和第八薄膜電晶體溝道的寬長比之間的比例為1/5~1/50;所述第九薄膜電晶體溝道的寬長比和第十薄膜電晶體溝道的寬長比之間的比例為1/5~1/50。
《移位暫存器單元及液晶顯示器柵極驅動裝置》還提供了一種液晶顯示器柵極驅動裝置,包括沉積在液晶顯示器陣列基板上的多個前述的移位暫存器單元;
除第一個移位暫存器單元和最後一個移位暫存器單元外,其餘每個移位暫存器單元的信號輸出端均和與其相鄰下一個移位暫存器單元的信號輸入端以及與其相鄰的上一個移位暫存器單元的復位信號輸入端連線,第一個移位暫存器單元的信號輸出端與第二個移位暫存器單元的信號輸入端連線,最後一個移位暫存器單元的信號輸出端和與其相鄰的上一個移位暫存器單元的復位信號輸入端以及自身的復位信號輸入端連線;
第一個移位暫存器單元的信號輸入端輸入幀起始信號;
第奇數個移位暫存器單元的第一時鐘信號輸入端輸入第一時鐘信號,第二時鐘信號輸入端輸入第二時鐘信號,第偶數個移位暫存器單元的第一時鐘信號輸入端輸入第二時鐘信號,第二時鐘信號輸入端輸入系統第一時鐘信號;
每個移位暫存器單元的低電壓信號輸入端輸入低電壓信號。
改善效果
《移位暫存器單元及液晶顯示器柵極驅動裝置》實施例提供的移位暫存器單元及液晶顯示器柵極驅動裝置,將第九薄膜電晶體的漏極和柵極以及第七薄膜電晶體的漏極與第二時鐘信號輸入端連線,在柵極驅動信號為高電平期間,第七薄膜電晶體、第八薄膜電晶體、第九薄膜電晶體和第十薄膜電晶體中不會產生漏電流,從而可以減小移位暫存器單元的功耗,從而減小採用了該移位暫存器單元的液晶顯示器的功耗。
附圖說明
圖1a所示為現有技術中的一種移位暫存器單元結構示意圖;
圖1b所示為圖1a移位暫存器單元的時序圖;
圖2a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元結構示意圖;
圖2b所示為圖2a移位暫存器單元的時序圖;
圖3a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例一結構示意圖;
圖3b所示為圖3a移位暫存器單元的時序圖;
圖4所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例二結構示意圖;
圖5所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例三結構示意圖;
圖6a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》液晶顯示器柵極驅動裝置結構示意圖;
圖6b所示為圖6a所示液晶顯示器柵極驅動裝置的輸入輸出時序圖。
技術領域
《移位暫存器單元及液晶顯示器柵極驅動裝置》涉及液晶顯示器驅動技術,尤其涉及一種移位暫存器單元及液晶顯示器柵極驅動裝置。
權利要求
1.一種移位暫存器單元,其特徵在於,包括:
第一薄膜電晶體,其漏極和柵極均與信號輸入端連線;
第二薄膜電晶體,其漏極與所述第一薄膜電晶體的源極連線,柵極與復位信號輸入端連線,源極與低電壓信號輸入端連線;
第三薄膜電晶體,其漏極與第一時鐘信號輸入端連線,柵極與所述第一薄膜電晶體的源極連線,源極與信號輸出端連線;
第四薄膜電晶體,其漏極與所述第三薄膜電晶體的源極連線,柵極與所述復位信號輸入端連線,源極與所述低電壓信號輸入端連線;
第五薄膜電晶體,其漏極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第六薄膜電晶體,其漏極與所述第三薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第七薄膜電晶體,其漏極與第二時鐘信號輸入端連線,源極分別與所述第五薄膜電晶體的柵極和所述第六薄膜電晶體的柵極連線;
第八薄膜電晶體,其漏極與所述第七薄膜電晶體的源極連線,柵極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
第九薄膜電晶體,其漏極和柵極均與所述第二時鐘信號輸入端連線,源極與所述第七薄膜電晶體的柵極連線;
第十薄膜電晶體,其漏極與所述第九薄膜電晶體的源極連線,柵極與所述第一薄膜電晶體的源極連線,源極與所述低電壓信號輸入端連線;
其中,所述第七薄膜電晶體溝道的寬長比和第八薄膜電晶體溝道的寬長比之間的比例為1/5~1/50;所述第九薄膜電晶體溝道的寬長比和第十薄膜電晶體溝道的寬長比之間的比例為1/5~1/50。
2.根據權利要求1所述的移位暫存器單元,其特徵在於,還包括電容,所述電容的兩端分別與所述第三薄膜電晶體的柵極和所述信號輸出端連線。
3.根據權利要求2所述的移位暫存器單元,其特徵在於,還包括第十二薄膜電晶體,其漏極與所述信號輸出端連線,源極與所述低電壓信號輸入端連線,柵極與所述第二時鐘信號輸入端連線。
4.根據權利要求3所述的移位暫存器單元,其特徵在於,還包括第十一薄膜電晶體,其漏極與所述信號輸入端連線,柵極與所述第二時鐘信號輸入端連線,源極與所述第一薄膜電晶體的源極連線。
5.一種液晶顯示器柵極驅動裝置,其特徵在於,包括沉積在液晶顯示器陣列基板上的如權利要求1~4中任一權利要求所述的多個移位暫存器單元;
除第一個移位暫存器單元和最後一個移位暫存器單元外,其餘每個移位暫存器單元的信號輸出端均和與其相鄰下一個移位暫存器單元的信號輸入端以及與其相鄰的上一個移位暫存器單元的復位信號輸入端連線,第一個移位暫存器單元的信號輸出端與第二個移位暫存器單元的信號輸入端連線,最後一個移位暫存器單元的信號輸出端和與其相鄰的上一個移位暫存器單元的復位信號輸入端以及自身的復位信號輸入端連線;第一個移位暫存器單元的信號輸入端輸入幀起始信號;第奇數個移位暫存器單元的第一時鐘信號輸入端輸入第一時鐘信號,第二時鐘信號輸入端輸入第二時鐘信號,第偶數個移位暫存器單元的第一時鐘信號輸入端輸入第二時鐘信號,第二時鐘信號輸入端輸入系統第一時鐘信號;每個移位暫存器單元的低電壓信號輸入端輸入低電壓信號。
實施方式
操作內容
如圖2a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元結構示意圖,該移位暫存器單元包括10個薄膜電晶體,其中,第一薄膜電晶體T1的柵極和漏極均與信號輸入端(INPUT-1)連線;第二薄膜電晶體T2的漏極與第一薄膜電晶體T1的源極連線,第二薄膜電晶體T2的柵極與復位信號輸入端(RESETIN)連線,第二薄膜電晶體T2的源極與低電壓信號輸入端(VSSIN)連線;第三薄膜電晶體T3的漏極與第一時鐘信號輸入端(CLKIN)連線,第三薄膜電晶體T3的柵極與第一薄膜電晶體T1的源極連線,第三薄膜電晶體T3的源極與信號輸出端(OUT)連線;第四薄膜電晶體T4的柵極與復位信號輸入端(RESETIN)連線,第四薄膜電晶體T4的漏極與第三薄膜電晶體T3的源極連線,第四薄膜電晶體T4的源極與低電壓信號輸入端(VSSIN)連線;第五薄膜電晶體T5的漏極與第一薄膜電晶體T1的源極連線,第五薄膜電晶體T5的源極與低電壓信號輸入端(VSSIN)連線;第六薄膜電晶體T6的漏極與第三薄膜電晶體T3的源極連線,第六薄膜電晶體T6的源極與低電壓信號輸入端(VSSIN)連線;第七薄膜電晶體T7的漏極與第二時鐘信號輸入端(CLKBIN)連線,第七薄膜電晶體T7的源極分別與第五薄膜電晶體T5的柵極和第六薄膜電晶體T6的柵極連線;第八薄膜電晶體T8的柵極與第一薄膜電晶體T1的源極連線,第八薄膜電晶體T8的漏極與第七薄膜電晶體T7的源極連線,第八薄膜電晶體T8的源極與低電壓信號輸入端(VSSIN)連線;第九薄膜電晶體T9的柵極和漏極均與第二時鐘信號輸入端(CLKBIN)連線,第九薄膜電晶體T9的源極與第七薄膜電晶體T7的柵極連線;第十薄膜電晶體T10的柵極與第一薄膜電晶體T1的源極連線,第十薄膜電晶體T10的漏極與第九薄膜電晶體T9的源極連線,第十薄膜電晶體T10的源極與低電壓信號輸入端(VSSIN)連線。第一薄膜電晶體T1的源極、第二薄膜電晶體T2的漏極、第五薄膜電晶體T5的漏極、第十薄膜電晶體T10的柵極、第八薄膜電晶體T8的柵極和第三薄膜電晶體T3的柵極的匯聚處為PU結點,第七薄膜電晶體T7的源極、第八薄膜電晶體T8的漏極、第五薄膜電晶體T5的柵極和第六薄膜電晶體T6的柵極的匯聚處為PD結點,第九薄膜電晶體T9的源極和第七薄膜電晶體T7的柵極的匯聚處為PD_CN結點。
《移位暫存器單元及液晶顯示器柵極驅動裝置》提供的移位暫存器單元與圖1a所示的移位暫存器單元結構上的區別之處在於:《移位暫存器單元及液晶顯示器柵極驅動裝置》提供的移位暫存器單元中,第九薄膜電晶體T9的柵極和漏極、第七薄膜電晶體T7的漏極均與第二時鐘信號輸入端(CLKBIN)連線,而圖1a中,第九薄膜電晶體T9的柵極和漏極、第七薄膜電晶體T7的漏極均與第一時鐘信號輸入端(CLKIN)連線;並且《移位暫存器單元及液晶顯示器柵極驅動裝置》提供的移位暫存器單元中省去了第十一薄膜電晶體T11、第十二薄膜電晶體T12和電容C1。
如圖2b所示為圖2a移位暫存器單元的時序圖,圖2a中,信號輸入端(INPUT-1)輸入信號(INPUT),第一時鐘信號輸入端(CLKIN)輸入第一時鐘信號(CLK),第二時鐘信號輸入端(CLKBIN)輸入第二時鐘信號(CLKB),低電壓信號輸入端(VSSIN)輸入低電壓信號(VSS),復位信號輸入端(RESETIN)輸入復位信號(RESET),信號輸出端(OUT)輸出柵極驅動信號(OUTPUT)。圖2b中沒有示出低電壓信號(VSS),低電壓信號(VSS)是一個一直保持低電平的信號。
工作原理
下面結合圖2a和圖2b說明《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元的工作原理。
選擇圖2b所示時序圖的一部分並將其劃分為五個階段,在第一階段,信號輸入端(INPUT-1)輸入信號(INPUT)為高電平,復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第一薄膜電晶體T1導通,PU結點處信號為高電平,第三薄膜電晶體T3、第八薄膜電晶體T8和第十薄膜電晶體T10導通;第一時鐘信號輸入端(CLKIN)輸入的第一時鐘信號(CLK)為低電平,第二時鐘信號輸入端(CLKBIN)輸入的第二時鐘信號(CLKB)為高電平,第七薄膜電晶體T7、第九薄膜電晶體T9導通,通過設定第七薄膜電晶體T7的溝道的寬長比和第八薄膜電晶體T8的溝道的寬長比之間的比例,以及第九薄膜電晶體T9的溝道的寬長比和第十薄膜電晶體T10的溝道的寬長比之間的比例,可以使得PD結點處的信號為低電平,於是第五薄膜電晶體T5和第六薄膜電晶體T6截止,第七薄膜電晶體T7的溝道的寬長比和第八薄膜電晶體T8的溝道的寬長比之間的比例可以為1/5~1/50;第九薄膜電晶體T9的溝道的寬長比和第十薄膜電晶體T10的溝道的寬長比之間的比例可以為1/5~1/50;復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第二薄膜電晶體T2和第四薄膜電晶體T4截止,信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)為低電平。
第二階段,信號輸入端(INPUT-1)輸入信號(INPUT)為低電平,復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第一薄膜電晶體截止,PU結點處的信號保持高電平,於是第三薄膜電晶體T3、第八薄膜電晶體T8和第十薄膜電晶體T10保持導通;第二時鐘信號輸入端(CLKBIN)輸入的第二時鐘信號(CLKB)為低電平,第九薄膜電晶體T9截止,PD結點處的信號保持低電平,第五薄膜電晶體T5和第六薄膜電晶體T6保持截止;復位信號輸入端(RESETIN)輸入的信號(RESET)為低電平,第二薄膜電晶體T2和第四薄膜電晶體T4保持截止;第一時鐘信號輸入端(CLKIN)輸入的第一時鐘信號(CLK)為高電平,並且第三薄膜電晶體保持導通,所以信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)為高電平。
第三階段,信號輸入端(INPUT-1)輸入信號(INPUT)為低電平,復位信號輸入端(RESETIN)輸入的復位信號(RESET)為高電平,第二薄膜電晶體T2和第四薄膜電晶體T4導通,第二薄膜電晶體T2的源極與低電壓信號輸入端(VSSIN)連線,於是PU結點處被拉低至低電平,第三薄膜電晶體T3、第八薄膜電晶體T8和第十薄膜電晶體T10截止;第二時鐘信號輸入端(CLKBIN)輸入的第二時鐘信號(CLKB)為高電平,第七薄膜電晶體T7和第九薄膜電晶體T9導通,PD結點處為高電平,PD_CN結點處為高電平,於是第五薄膜電晶體T5和第六薄膜電晶體T6導通;第一時鐘信號輸入端(CLKIN)輸入的第一時鐘信號(CLK)為低電平,並且第第四薄膜電晶體T4導通,信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)被拉低至低電平。
第四階段,信號輸入端(INPUT-1)輸入信號(INPUT)為低電平,復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第一薄膜電晶體T1截止,PU結點處的信號保持低電平,第八薄膜電晶體T8和第十薄膜電晶體T10截止;第二時鐘信號輸入端(CLKBIN)輸入的第二時鐘信號(CLKB)為低電平,第九薄膜電晶體T9截止;因為第三階段PD_CN結點處的信號為高電平,在第四階段,第九薄膜電晶體T9和第十薄膜電晶體T10截止,所以PD_CN結點處的信號保持高電平,於是第七薄膜電晶體T7導通;第七薄膜電晶體T7的漏極與第二時鐘信號輸入端(CLKBIN)連線,第四階段第二時鐘信號(CLKB)為低電平,第三階段PD結點處的信號為高電平,所以第四階段,PD結點處的信號由高電平逐漸降低至低電平,第五薄膜電晶體T5和第六薄膜電晶體T6逐漸從導通變為截止;復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第二薄膜電晶體T2和第四薄膜電晶體T4,信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)保持低電平。[0042]第五階段,信號輸入端(INPUT-1)輸入信號(INPUT)為低電平,復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第一薄膜電晶體截止,PU結點處的信號為低電平,第八薄膜電晶體T8和第十薄膜電晶體T10截止;第二時鐘信號輸入端(CLKBIN)輸入的第二時鐘信號(CLKB)為高電平,第七薄膜電晶體T7和第九薄膜電晶體T9導通,PD結點處的信號由低電平逐漸升高至高電平,於是第五薄膜電晶體T5和第六薄膜電晶體T6逐漸由截止變為導通;復位信號輸入端(RESETIN)輸入的復位信號(RESET)為低電平,第二薄膜電晶體T2和第四薄膜電晶體T4截止,信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)保持低電平。
在這五個階段中,第一階段信號輸入端(INPUT-1)輸入信號(INPUT)為高電平,第二階段信號輸出端(OUT)輸出的柵極驅動信號(OUTPUT)為高電平,完成一次移位,第三階段復位信號輸入端(RESETIN)端輸入的復位信號(RESET)為高電平,完成復位的操作,所以可以將第一、二、三階段定義為移位暫存器單元的工作時間,第四、五階段,信號輸入端(INPUT-1)輸入信號(INPUT)、復位信號輸入端(RESETIN)端輸入的復位信號(RESET)均為低電平,所以可以將第四、五階段定義為移位暫存器單元的非工作時間。圖2b中僅畫出了移位暫存器單元的部分時序圖,液晶顯示器每顯示一幀圖像,控制某一行液晶像素的移位暫存器單元都會輸出一個高電平信號,信號輸入端(INPUT-1)輸入信號(INPUT)、復位信號輸入端(RESETIN)輸入的復位信號(RESET)和第一時鐘信號輸入端(CLKIN)輸入的第一時鐘信號(CLK)都會重複一次第一、二、三階段的輸入時序,在液晶顯示器顯示一幀圖像的時間中,除第一、二、三階段之外的其餘時間,信號輸入端(INPUT-1)輸入信號(INPUT)、復位信號輸入端(RESETIN)輸入的復位信號(RESET)和第一時鐘信號輸入端(CLKIN)輸入的第一時鐘信號(CLK)都會重複與第四和第五階段相同的輸入時序。
從以上對五個階段的詳細描述中可以看出,在第二階段,第一時鐘信號(CLK)和PU節點處輸出的信號同時為高電平,但是由於第九薄膜電晶體T9的柵極與第二時鐘信號輸入端(CLKBIN)連線,第九薄膜電晶體T9截止。第七薄膜電晶體T7的柵極與PD_CN結點連線,而PD_CN結點處的信號在第二階段也為低電平,所以第七薄膜電晶體T7截止。第八薄膜電晶體T8和第十薄膜電晶體T10在第二階段導通,第八薄膜電晶體T8的源極和第十薄膜電晶體T10的源極均連線低電壓信號輸入端(CLKBIN),所以第八薄膜電晶體T8和第十薄膜電晶體T10的源極處為低電平。在第二階段,第二時鐘信號(CLKB)為低電平,這樣第九薄膜電晶體T9的漏極和第十薄膜電晶體T10的源極均為低電平,所以第九薄膜電晶體T9和第十薄膜電晶體T10中不會產生漏電流,第七薄膜電晶體T7的漏極和第八薄膜電晶體T8的源極均為低電平,所以第七薄膜電晶體T7和第八薄膜電晶體T8中也不會產生漏電流。
實例對比
與如圖1a所示的現有技術中的移位暫存器單元相比,《移位暫存器單元及液晶顯示器柵極驅動裝置》提供的移位暫存器單元中,將第七薄膜電晶體的漏極以及第九薄膜電晶體的漏極和柵極均與第二時鐘信號輸入端(CLKBIN)連線,這樣能夠避免在第二階段第七薄膜電晶體、第八薄膜電晶體、第九薄膜電晶體和第十薄膜電晶體中漏電流的產生,能夠減小移位暫存器單元的功耗,從而減小採用了該移位暫存器單元的液晶顯示器的功耗。另外,《移位暫存器單元及液晶顯示器柵極驅動裝置》提供的移位暫存器單元由於減少了第十一薄膜電晶體T11、第十二薄膜電晶體T12和電容C1,使得移位暫存器單元結構簡單,減小了移位暫存器單元的面積。
如圖3a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例一結構示意圖,如圖3b所示為圖3a移位暫存器單元的時序圖。圖3a所示的移位暫存器單元在圖2a所示的移位暫存器單元的基礎上增加了一個電容C1,電容C1的兩端分別與第三薄膜電晶體T3的柵極和信號輸出端(OUT)連線。圖3b所示的時序圖與圖2b所示的時序圖的區別之處在於:在第二階段,圖3b中PU結點處的信號的電平,由於電容C1的耦合作用,要比圖2b中高。
圖3a中,加入電容C1,能夠增強移位暫存器單元的去噪能力,從而增強移位暫存器的工作穩定性。一方面由於C1增加了PU節點的總電容,減小了第三電晶體T3漏極寄生電容(Cgd3)在PU節點的比重,從而可以減少第一時鐘信號輸入端(CLKIN)通過寄生電容(Cgd3)向PU節點耦合的噪聲,進而間接向信號輸出端(OUT)耦合的噪聲也會減少,同時,第三薄膜電晶體T3漏電流也會相應減少,信號輸出端(OUT)的噪聲會進一步減少。
如圖4所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例二結構示意圖,圖4所示移位暫存器單元的時序圖與圖3b相同。該實施例在圖3a所示的移位暫存器單元的基礎上增加了第十二薄膜電晶體T12。第十二薄膜電晶體T12的源極連線低電壓信號輸入端(VSSIN),漏極連線信號輸出端(OUT),柵極連線第二時鐘信號輸入端(CLKBIN),當第二時鐘信號(CLKB)為高電平時,第十二薄膜電晶體T12能夠將信號輸出端(OUT)輸出的柵極驅動信號(OUT)的電平拉低,進一步提高了移位暫存器單元的去噪能力。
如圖5所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》移位暫存器單元實施例三結構示意圖,圖5所示的移位暫存器單元的時序圖與圖3b相同。該實施例在圖4所示的移位暫存器單元的基礎上增加了第十一薄膜電晶體T11。第十一薄膜電晶體T11的柵極與第二時鐘信號輸入端(CLKBIN)連線,漏極與信號輸入端(INPUT-1)連線,源極與PU結點連線。該實施例中,在第一階段,當第二時鐘信號(CLKB)為高電平時,第十一薄膜電晶體T11導通,由於信號輸入端(INPUT-1)輸入信號(INPUT)為高電平,第十一薄膜電晶體T11的源極為高電平,第十一薄膜電晶體T11的加入能夠減少PU結點的處輸出的信號的電平的上升時間,使得PU結點處的信號的上升沿變得陡峭,從而減小信號輸出端(OUT)輸出的柵極驅動信號的上升時間。
將圖5所示的移位暫存器單元以及圖5所示移位暫存器單元的時序圖分別與圖1a和圖1b相比較,可以看出,如圖1a所示的移位暫存器單元以及圖1b所示的時序圖中,在第四階段,第一時鐘信號(CLK)的上升沿時,第一時鐘信號(CLK)耦合到柵極驅動信號(OUTPUT)的噪聲最大,而此時,PD結點為低電平,第六薄膜電晶體和第五薄膜電晶體均截止,不能夠將柵極驅動信號(OUTPUT)拉至低電平,不利於去除噪聲。《移位暫存器單元及液晶顯示器柵極驅動裝置》圖5所示的實施例中,在第四階段,第一時鐘信號(CLK)的上升沿時,PD結點處的信號處於高電平,第五薄膜電晶體和第六薄膜電晶體導通,能夠拉低柵極驅動信號(OUTPUT)的電壓,去除第一時鐘信號(CLK)耦合造成的噪聲。
如圖6a所示為《移位暫存器單元及液晶顯示器柵極驅動裝置》液晶顯示器柵極驅動裝置結構示意圖,如圖6b所示為圖6a所示液晶顯示器柵極驅動裝置的輸入輸出時序圖,STV為幀起始信號,STV只輸入到第一移位暫存器單元的信號輸入端(INPUT-1),低電壓信號(VSS)(圖6b中未示出VSS)輸入到每個移位暫存器單元的低電壓信號輸入端(VSSIN),第奇數個移位暫存器單元的第一時鐘信號輸入端(CLKIN)輸入第一時鐘信號(CLK),第二時鐘信號輸入端(CLKBIN)輸入第二時鐘信號(CLK);第偶數個移位暫存器單元的第一時鐘信號輸入端(CLKIN)輸入第二時鐘信號(CLKB),第二時鐘信號輸入端(CLKBIN)輸入系統第一時鐘信號(CLK),除第一個移位暫存器單元和最後一個移位暫存器單元之外,每個移位暫存器單元的信號輸出端均和與其相鄰的上一移位暫存器單元的復位信號輸入端(RETSETIN)以及與其相鄰的下一移位暫存器的信號輸入端(INPUT-1)連線,第一個移位暫存器單元的信號輸出端(OUT)只與第二個移位暫存器單元的信號輸入端(INPUT-1)連線,最後一個移位暫存器單元(如圖6a所示圖中的第n+1移位暫存器單元)的輸出端(OUT)分別和與其相鄰的第n個移位暫存器單元的復位信號輸入端(RETSETIN)以及自身的復位信號輸入端(RETSETIN)連線。
薄膜電晶體液晶顯示器採用逐行掃描的方式,同一行中與液晶像素串聯的薄膜電晶體的柵極均與同一移位暫存器單元相連,液晶顯示器柵極驅動裝置中的移位暫存器單元可以控制處於同行中的全部薄膜電晶體的導通和截止。圖6a中液晶顯示器柵極驅動裝置的具體原理為:假設液晶顯示器面板中有n行液晶像素,參見圖6b所示時序圖,在第一階段幀起始信號輸入到第一移位暫存器單元的信號輸入端(INPUT-1);第二階段,第一移位暫存器單元的信號輸出端(OUT)輸出高電平信號(OUTPUT1),同時該高電平信號(OUTPUT1)輸入到第二移位暫存器單元的信號輸入端(INPUT-1);第三階段,第二移位暫存器單元的信號輸出端(OUT)輸出高電平信號(OUTPUT2),此後每個移位暫存器單元依次輸出高電平信號,用於控制與該移位暫存器單元相連的同行薄膜電晶體的導通,原理同第二、三階段;到第四階段,第n移位暫存器單元輸出高電平信號(OUTPUTn),同時第n移位暫存器單元輸出的高電平信號(OUTPUTn)作為第n+1移位暫存器單元的信號輸入端(INPUT-1)的輸入信號;第五階段,第n+1移位暫存器單元輸出高電平信號(OUTPUTn+1),該第n+1移位暫存器單元輸出的高電平信號(OUTPUTn+1)不用於驅動負載,即第n+1移位暫存器單元不負責驅動控制一行液晶像素的薄膜電晶體,其輸出的高電平信號(OUTPUTn+1)僅用於作為第n移位暫存器單元和其自身的復位信號。圖6a中的各個移位暫存器單元可以是如圖2a、圖3a、圖4或圖5所示的移位暫存器單元。
圖6a中,最後一個移位暫存器單元,即第n+1移位暫存器單元不用於驅動負載,可以看作是冗餘移位暫存器單元。圖6a所示的柵極驅動裝置中,只包括一個冗餘移位暫存器單元,實際上,還可以包括更多個冗餘移位暫存器單元,各個冗餘移位暫存器單元可以組合起來保證液晶顯示器柵極驅動裝置更可靠地復位。
《移位暫存器單元及液晶顯示器柵極驅動裝置》實施例提供的移位暫存器單元及液晶顯示器柵極驅動裝置,將第九薄膜電晶體的漏極和柵極以及第七薄膜電晶體的漏極與第二時鐘信號輸入端(CLKBIN)連線,在柵極驅動信號(OUTPUT)為高電平期間,第七薄膜電晶體、第八薄膜電晶體、第九薄膜電晶體和第十薄膜電晶體中不會產生漏電流,從而可以減小移位暫存器單元的功耗,從而減小採用了該移位暫存器單元的液晶顯示器的功耗。
榮譽表彰
2018年12月20日,《移位暫存器單元及液晶顯示器柵極驅動裝置》獲得第二十屆中國專利獎金獎。