《數字系統設計與VerilogHDL（Vivado版）》是2020年3月電子工業出版社出版的圖書，作者是王金明,曹陽。
基本介紹
- 書名：數字系統設計與VerilogHDL（Vivado版）
- 作者：王金明,曹陽
- 出版社：電子工業出版社
- 出版時間：2020年3月
- 頁數：368 頁
- 開本：16 開
- ISBN：9787121384998
- 字數：588千字
- 版次：01-01
內容簡介,圖書目錄,
內容簡介
本書根據EDA課程教學要求，以提高數字系統設計能力為目標，系統闡述FPGA數字開發的相關知識，主要內容包括EDA技術概述、FPGA/CPLD器件結構、Verilog硬體描述語言及設計案例等。全書以Vivado、ModelSim軟體為工具，以Verilog-1995和Verilog-2001語言標準為依據，以可綜合的設計為重點，通過諸多精選設計案例，系統闡述數字系統設計方法與思想，由淺入深地介紹Verilog工程開發的手段與技能。
圖書目錄
第1章 EDA技術概述1
1.1 EDA技術及其發展1
1.2 Top-down設計與IP核復用4
1.2.1 Top-down設計4
1.2.2 Bottom-up設計4
1.2.3 IP復用技術與SoC5
1.3 數字設計的流程6
1.3.1 設計輸入7
1.3.2 綜合7
1.3.3 布局布線8
1.3.4 仿真8
1.3.5 編程配置9
1.4 常用的EDA工具軟體9
1.5 EDA技術的發展趨勢12
習題113
第2章 FPGA/CPLD器件14
2.1 PLD器件概述14
2.1.1 PLD器件的發展歷程14
2.1.2 PLD器件的分類15
2.2 PLD的基本原理與結構17
2.2.1 PLD器件的基本結構17
2.2.2 PLD電路的表示方法18
2.3 低密度PLD的原理與結構19
2.4 CPLD的原理與結構23
2.4.1 宏單元結構23
2.4.2 CPLD的結構24
2.5 FPGA的原理與結構26
2.5.1 查找表結構26
2.5.2 FPGA的結構29
2.6 FPGA/CPLD的編程元件34
2.7 邊界掃描測試技術37
2.8 FPGA/CPLD的編程與配置39
2.8.1 在系統可程式39
2.8.2 Artix-7器件的配置40
2.9 Xilinx的FPGA器件42
2.10 FPGA/CPLD的發展趨勢43
習題244
第3章 Vivado使用指南45
3.1 Vivado流水燈設計45
3.1.1 流水燈設計輸入45
3.1.2 行為仿真52
3.1.3 綜合與引腳的約束55
3.1.4 生成比特流檔案並下載58
3.1.5 將配置數據燒寫至Flash中59
3.2 IP核的創建和封裝62
3.3 基於IP集成的計數器設計70
3.4 Vivado的綜合策略與最佳化設定79
習題385
第4章 Verilog設計初步86
4.1 Verilog的歷史86
4.2 Verilog模組的結構87
4.3 Verilog基本組合電路設計90
4.3.1 用Verilog設計表決電路90
4.3.2 用Verilog設計加法器91
4.4 Verilog基本時序電路設計93
4.4.1 用Verilog設計觸發器93
4.4.2 用Verilog設計計數器94
習題496
第5章 Verilog語言要素97
5.1 概述97
5.2 常量98
5.2.1 整數（Integer）98
5.2.2 實數（Real）100
5.2.3 字元串（String）100
5.3 數據類型101
5.3.1 net型102
5.3.2 variable型103
5.4 參數104
5.4.1 參數parameter104
5.4.2 Verilog-2001中的參數聲明105
5.4.3 參數的傳遞106
5.4.4 localparam106
5.5 向量107
5.6 運算符109
習題5113
第6章 Verilog語句語法115
6.1 過程語句115
6.1.1 always過程語句116
6.1.2 initial過程語句119
6.2 塊語句120
6.2.1 串列塊begin-end120
6.2.2 並行塊fork-join121
6.3 賦值語句122
6.3.1 持續賦值與過程賦值122
6.3.2 阻塞賦值與非阻塞賦值123
6.4 條件語句125
6.4.1 if-else語句125
6.4.2 case語句126
6.5 循環語句130
6.5.1 for語句131
6.5.2 repeat、while、forever語句132
6.6 編譯指示語句133
6.7 任務與函式135
6.7.1 任務（task）135
6.7.2 函式（function）137
6.8 順序執行與並發執行140
6.9 Verilog-2001語言標準142
6.9.1 Verilog-2001改進和增強的語法結構142
6.9.2 屬性及PLI接口150
習題6153
第7章 Verilog設計的層次與風格154
7.1 Verilog設計的層次154
7.2 門級結構描述154
7.2.1 Verilog門元件155
7.2.2 門級結構描述157
7.3 行為描述158
7.4 數據流描述159
7.5 不同描述風格的設計160
7.5.1 半加器設計160
7.5.2 1位全加器設計161
7.5.3 加法器的級聯163
7.6 多層次結構電路的設計164
7.6.1 模組例化164
7.6.2 用parameter進行參數傳遞165
7.6.3 用defparam進行參數重載166
7.7 基本組合電路設計167
7.8 基本時序電路設計171
7.9 三態邏輯設計174
習題7176
第8章 Verilog有限狀態機設計177
8.1 有限狀態機177
8.2 有限狀態機的Verilog描述179
8.2.1 用三個always塊描述180
8.2.2 用兩個過程描述181
8.2.3 單過程描述方式182
8.3 狀態編碼183
8.3.1 常用的編碼方式183
8.3.2 狀態編碼的定義185
8.4 有限狀態機設計要點188
8.4.1 復位和起始狀態的選擇188
8.4.2 多餘狀態的處理191
8.5 有限狀態機套用實例192
8.5.1 用有限狀態機控制彩燈192
8.5.2 用有限狀態機控制A/D採樣194
習題8195
第9章 Verilog驅動常用I/O外設197
9.1 4×4矩陣鍵盤197
9.2 數碼管200
9.3 標準PS/2鍵盤202
9.4 字元液晶210
9.5 漢字圖形點陣液晶218
9.6 VGA顯示器224
9.6.1 VGA顯示原理與時序224
9.6.2 VGA彩條信號發生器226
9.6.3 VGA圖像顯示與控制232
9.7 樂曲演奏電路239
習題9247
第10章 Verilog設計進階249
10.1 設計的可綜合性249
10.2 流水線設計技術252
10.3 資源共享255
10.4 阻塞賦值與非阻塞賦值257
10.5 加法器設計261
10.5.1 行波進位加法器261
10.5.2 超前進位加法器262
10.5.3 流水線加法器266
10.6 乘法器設計266
10.6.1 並行乘法器267
10.6.2 布斯乘法器267
10.6.3 查找表乘法器270
10.7 奇數分頻與小數分頻271
10.7.1 奇數分頻271
10.7.2 半整數分頻272
10.7.3 小數分頻273
習題10277
第11章 Verilog Test Bench仿真278
11.1 系統任務與系統函式278
11.2 用戶自定義元件282
11.2.1 組合電路UDP元件283
11.2.2 時序邏輯UDP元件284
11.3 延時模型的表示286
11.3.1 時間標尺定義`timescale286
11.3.2 延時的表示與延時說明塊287
11.4 Test Bench測試平台288
11.5 組合和時序電路的仿真291
11.5.1 組合電路的仿真291
11.5.2 時序電路的仿真293
11.6 ModelSim SE仿真實例294
11.6.1 圖形界面進行功能仿真295
11.6.2 命令行方式進行功能仿真298
11.6.3 時序仿真300
習題11303
第12章 Verilog設計實例304
12.1 脈寬調製與步進電機驅動304
12.1.1 PWM信號304
12.1.2 用PWM驅動蜂鳴器305
12.1.3 用PWM驅動步進電機310
12.2 超音波測距314
12.3 整數開方運算319
12.4 頻率測量324
12.5 Cordic算法及其實現330
12.5.1 Cordic算法原理330
12.5.2 Cordic算法的實現333
12.6 用XADC實現模數轉換340
12.6.1 7系列FPGA片內集成ADC概述340
12.6.2 XADC的使用342
習題12354
附錄A EGO1開發板355
附錄B Verilog HDL（IEEE Std 1364-1995）關鍵字356
附錄C Verilog HDL（IEEE Std 1364-2001）關鍵字357
參考文獻358
