《數字系統設計快速入門》是2010年北京航空航天大學出版社出版的圖書，作者是科爾·克林特。本書主要介紹了電子電路、邏輯化簡、VHDL語言、組合邏輯電路、組合算術電路、存儲器、時序電路、信號傳輸延時、開發板和CAD工具的使用。
基本介紹
- 書名：數字系統設計快速入門
- 作者：科爾·克林特
- 譯者：趙不賄，徐雷鈞，鄭博，趙峰
- ISBN：9787512402188
- 定價：32.00元
- 出版社：北京航空航天大學出版社
- 出版時間：2010年10月1日
- 開本：16開
內容簡介,作者簡介,圖書目錄,
內容簡介
《數字系統設計快速入門》是數字系統設計初學者的入門教材，書中內容共分10章，每章都圍繞一個主題，為檢驗對所學課程的理解和所學課程更深層次的研究，配備了練習和實驗工程。
《數字系統設計快速入門》可作為高等院校電類和非電類專業低年級學生相關課程的教材和教學參考書，適合用作企業職工初級培訓，也可作為從事電子產品開發和生產的工程技術人員、電子愛好者的自學教材。
作者簡介
科爾·克林特（Cole Clint），任教於華盛頓州立大學，教授許多不同的工程學課程。科爾先生曾在Hewlett-Packard、Physio-Control和Heartstream工作過。科爾先生在1 991年合作創立了Heartsteam公司並在該公司被Hewlett-Packard公司收購之前擔任總工程師，於2000年合作創立了Digilent公司並擔任總裁和資深工程師。
圖書目錄
第1章 電子電路簡介
1.1 概述
1.2 背景知識
1.2.1 電氣與電子電路
1.2.2 實際電路和模型電路
1.3 數字電路0和1
1.4 電子元件
1.4.1 電阻
1.4.2 電容
1.4.3 輸入類元件（按鈕和開關）
1.4.4 輸出類器件（LED）
1.4.5 連線器件
1.4.6 印製電路板（PCB）
1.4.7 積體電路（晶片）
1.5 邏輯電路
1.5.1 三極體開關
1.5.2 FET構成的邏輯電路
1.5.3 邏輯電路圖
練習1 數字電路和Basys板
第2章 Digilent FPGA開發板介紹
2.1 概述
2.2 Digilent開發板參考資簽主葛料
練習2 DigilentFPGA開發板介紹
實驗工整殼頌程2 開發板檢驗和基本邏輯電路
附悼料錄 用Adept對Digilent開發板進行編程
第3章 邏輯電路結構與CADT具簡介
3.1 概述
3.2 邏輯電路基本結構簡介
3.2.1 原理圖及其原型
3.2.2 組合電路結構
3.2.3 SOP與POS電路
3.2.4 異或運算
3.3 CAD工具簡介
3.3.1 產品設計流程
3.3.2 電路仿真
練習3 邏危主協定輯電路結構
實驗工程3 電路原理圖繪製簡介
附錄 Weh Pack原理圖設計入門指南
第4章 邏輯化簡
4.1 概述
4.2 背景介紹
4.3 布爾代數
4.4 邏輯圖
4.5 邏輯函式的不完整表述（無關項）
4.6 加入變數
4.7 基於計算機的邏輯化簡算法
練習4 邏輯化簡
實驗工程4 邏輯化簡
第5章 VHDL語言介紹
5.1 概述
5.2 背景介紹
5.2.1 電路的結構設計與行為設計比較
5.2.2 綜合與仿真
5.3.VHDL語言介紹
5.3.1.信號的賦值
5.3.2 使用Xilinx VHDL工具
實驗工程5 VHDL介紹
附錄 使用Xilinx VHDL工具
第6章 組合邏輯塊
6.1 概述
6.2 背景介紹
6.2.1 信號的二進制碼（匯流排）
6.2.2 多輸出電路的化簡
6.3 組合電路塊
6.3.1 數據選擇器（多路選擇器）
6.3.2 解碼器
6.3.3 數據分配器
6.3.4 七段顯示器和解碼器
6.3.5 優先編碼器
6.3.6 移位暫存影永頌贈器
練習6 組合邏輯塊
實驗工程6 組合邏輯塊
第7章 組合算術電路
7.1 概述
7.2 背景介紹
7.2.1 位分段設計方法
7.2.2 比較器
7.2.3 加法器
7.2.4 減法器
7.2.5 負數
7.2.6 加法/減法器
7.2.7 加法器溢出
7.2.8 硬體乘法器
7.2.9 ALU電路
7.2.1 0VHDL的ALU行為描述
7.3 VHDL進階
7.3.1 結構設計與行為設計比較
7.3.2 VHDL中的模組化設計
7.3.3 VHDL中的算術函式
練習7 組合算術電路
實驗工程7 組合連遙簽算術電路
第8章 信號傳輸延遲
8.1 概述
8.2 邏輯電路中的傳輸延遲
8.2.1 電路延遲與CAD工具
8.2.2 在VHDL源檔案中指定電路的延遲
8.2.3 毛刺
8.2.4 使用CAD工具生成延遲
實驗工程龍海疊8 信號傳輸延遲
附錄 ISE/Web Pack仿真器後布線模式運行
第9章 基本存儲電路
9.1 概述
9.2 背景介紹
9.2.1 存儲器電路介紹
9.2.2 基本單元
9.2.3 D鎖存器
9.2.4 D觸發器
9.2.5 存儲器復位信號
9.2.6 存儲器的其他輸人信號
9.2.7 其他類型觸發器
9.2.8 暫存器
9.2.9 其他類型存儲器電路
9.2.10 存儲電路的VHDL描述
9.2.11 VHDL中的進程語句
實驗工程9 基本存儲電路
第10章 時序電路的結構化設計
10.1 概述
10.2 背景介紹
10.2.1 時序電路的特徵
10.2.2 時序電路設計
10.2.3 使用狀態圖來設計時序電路
10.2.4 時序電路的結構化設計
10.2.5 二進制計數器
10.2.6 用VHDL描述二進制計數器
練習10 時序電路的結構化設計
實驗工程10 時序電路的結構化設計
4.5 邏輯函式的不完整表述（無關項）
4.6 加入變數
4.7 基於計算機的邏輯化簡算法
練習4 邏輯化簡
實驗工程4 邏輯化簡
第5章 VHDL語言介紹
5.1 概述
5.2 背景介紹
5.2.1 電路的結構設計與行為設計比較
5.2.2 綜合與仿真
5.3.VHDL語言介紹
5.3.1.信號的賦值
5.3.2 使用Xilinx VHDL工具
實驗工程5 VHDL介紹
附錄 使用Xilinx VHDL工具
第6章 組合邏輯塊
6.1 概述
6.2 背景介紹
6.2.1 信號的二進制碼（匯流排）
6.2.2 多輸出電路的化簡
6.3 組合電路塊
6.3.1 數據選擇器（多路選擇器）
6.3.2 解碼器
6.3.3 數據分配器
6.3.4 七段顯示器和解碼器
6.3.5 優先編碼器
6.3.6 移位暫存器
練習6 組合邏輯塊
實驗工程6 組合邏輯塊
第7章 組合算術電路
7.1 概述
7.2 背景介紹
7.2.1 位分段設計方法
7.2.2 比較器
7.2.3 加法器
7.2.4 減法器
7.2.5 負數
7.2.6 加法/減法器
7.2.7 加法器溢出
7.2.8 硬體乘法器
7.2.9 ALU電路
7.2.1 0VHDL的ALU行為描述
7.3 VHDL進階
7.3.1 結構設計與行為設計比較
7.3.2 VHDL中的模組化設計
7.3.3 VHDL中的算術函式
練習7 組合算術電路
實驗工程7 組合算術電路
第8章 信號傳輸延遲
8.1 概述
8.2 邏輯電路中的傳輸延遲
8.2.1 電路延遲與CAD工具
8.2.2 在VHDL源檔案中指定電路的延遲
8.2.3 毛刺
8.2.4 使用CAD工具生成延遲
實驗工程8 信號傳輸延遲
附錄 ISE/Web Pack仿真器後布線模式運行
第9章 基本存儲電路
9.1 概述
9.2 背景介紹
9.2.1 存儲器電路介紹
9.2.2 基本單元
9.2.3 D鎖存器
9.2.4 D觸發器
9.2.5 存儲器復位信號
9.2.6 存儲器的其他輸人信號
9.2.7 其他類型觸發器
9.2.8 暫存器
9.2.9 其他類型存儲器電路
9.2.10 存儲電路的VHDL描述
9.2.11 VHDL中的進程語句
實驗工程9 基本存儲電路
第10章 時序電路的結構化設計
10.1 概述
10.2 背景介紹
10.2.1 時序電路的特徵
10.2.2 時序電路設計
10.2.3 使用狀態圖來設計時序電路
10.2.4 時序電路的結構化設計
10.2.5 二進制計數器
10.2.6 用VHDL描述二進制計數器
練習10 時序電路的結構化設計
實驗工程10 時序電路的結構化設計
