數字系統原理與設計

內容簡介

本書分上、下兩篇：上篇為數字電子技術基礎，共分為9章，分別是：數字系統概論，邏輯代數，集成邏輯門，組合邏輯電路，鎖存器和觸發器，時序邏輯棕付欠電路，存儲器和可程式邏輯器件，脈衝波形的變換與產生，數/模和模/數轉換。下篇為硬體描述語言Verilog HDL，共分為7章，分別是：初步坑灶禁了解Verilog HDL，Verilog HDL模組的結構，Verilog HDL語言要素，運算符與表達式，Verilog HDL行為語句，Verilog HDL模型的不同抽象級別描述，Verilog HDL有限狀態機的設計。

本書針對本科工程教育對數字系統原理與設計的教學要求而編寫。上篇著重闡述基本原理和基本概念等基礎知識，內容由淺入深、循序漸進，便於自學。下篇注重套用能力的培養，介紹了傳統的數字系統設計方法和現代EDA設計方法，既有對基本邏輯器件的簡單硬體描述語言實例，又有用於數字系統設計的較為複雜實例。另外，本書每個章節均給出了豐富的例題、複習題。

圖書目錄

上篇數字電子技術基礎

第1章數字系統概論

1.1數位訊號與數字系統

1.1.1數位訊號

1.1.2數字系統

1.2數制

1.2.1二進制

1.2.2八進制

1.2.3十六進制

1.2.4數制轉換

1.3編碼

1.3.1二十進制代碼

1.3.2格雷碼

1.4二進制數的算術運算

習題

第2章邏輯代數

2.1邏輯代數基礎

2.1.1基本邏輯運算

2.1.2邏輯代數的基本定律

2.1.3邏輯代數的基本規則

2.2邏輯函式的化簡方法

2.2.1邏輯函式的代數化簡法

2.2.2邏輯函式的卡諾圖化簡法

習題

第3章集成邏輯門

3.1數字積體電路的分類

3.1.1按半導體器件分類

3.1.2按半導體規模分類

3.1.3按電路功能分類

3.2CMOS集成邏輯門

3.2.1MOS管及其開關特性

3.2.2CMOS反相器的工作原理

3.2.3CMOS反相器的外部特性

3.3TTL集成邏輯門

3.3.1TTL與非門的工作原理

3.3.2TTL邏輯門的輸入、輸出特性

3.3.3三態門

3.3.4集電極開路門

3.4TTL邏輯門和CMOS邏輯門的接口電路

3.4.1接口電路的用途及電平規範

3.4.2TTL電路驅動CMOS電路

3.4.3CMOS電路驅動TTL電路

3.5集成邏輯門相關的幾個實際問題

3.5.1正負邏輯問題

3.5.2抗干擾措施

習題

第4章組合邏輯電路

4.1組合邏輯電路的分析

4.2組合邏輯電路的設計

4.2.1不含無關項的組合邏輯電路的設計

4.2.2含無關項的組合邏輯電路腿頁台驗的設計

4.3常用中規模組合邏輯器件及套用

4.3.1編碼器

4.3.2解碼器

4.3.3數據選擇器

4.3.4數值比較整判台器

4.3.5算術運算器

4.4組合邏輯電路中的競爭冒險

4.4.1產生競爭冒險的原因

4.4.2競爭冒險的檢查方法

4.4.3消除冒險現象的方法

習題

第5章鎖存器和觸發器

5.1鎖存器

5.1.1基本SR(置位復位)鎖存器

5.1.2套用舉例

5.1.3門控SR鎖存器

5.1.4門控D鎖存器

5.2邊沿觸發的觸發器

5.2.1主從觸發器

5.2.2維持阻塞觸發器

5.2.3利用傳輸延遲的觸發器

5.2.4異步預置輸入和清零輸入

5.3觸發器的動態特性

5.4觸發器的邏輯功能

5.4.1SR觸發器

5.4.2D觸發器

5.4.3JK觸再匪鞏發器

5.4.4T觸發器和T′觸發器

5.5觸發器的套用

5.5.1並行數據存儲

5.5.2分頻

5.5.3計糠埋廈糊數

習題

第6章時序邏輯電路

6.1時序邏輯電路的結構與特點

6.2時序電路邏輯功能的表述

6.2.1邏輯方程組

6.2.2狀態表

6.2.3狀態圖

6.2.4時序圖

6.3同步時序邏輯電路的分析

6.3.1分析同步時序邏輯電路的一般步驟

6.3.2同步時序邏輯電路分析舉例

6.4異步時序邏輯電路的酷舉分析

6.5同步時序邏輯電路設計

6.5.1設計同步時序邏輯電路的一般步驟

6.5.2同步時序邏輯電路設計舉例

6.6常用的時序邏輯電路器件

6.6.1暫存器和移位暫存器

6.6.2計數器

習題

第7章存儲器和可程式邏輯器件

7.1半導體存儲器基礎

7.1.1存儲陣列

7.1.2存儲器的基本操作

7.2隻讀存儲器

7.2.1ROM電路的基本結構

7.2.2可擦除可程式唯讀存儲器

7.2.3ROM套用舉例

7.3隨機存取存儲器

7.3.1RAM的基本工作原理

7.3.2RAM套用舉例

7.4可程式邏輯器件

7.4.1低密度可程式邏輯器件

7.4.2高密度可程式邏輯器件

7.4.3複雜可程式邏輯器件

7.4.4現場可程式門陣列

7.4.5可程式邏輯器件的開發

習題

第8章脈衝波形的變換與產生

8.1單穩態觸發器

8.1.1幾種類型的單穩態觸發器

8.1.2單穩態觸發器的套用

8.2施密特觸發器

8.2.1施密特觸發器概述

8.2.2幾種類型的施密特觸發器

8.2.3施密特觸發器的套用

8.3多諧振盪器

8.3.1多諧振盪器概述

8.3.2幾種類型的多諧振盪器

8.4555定時器電路

8.4.1555定時器的結構與工作原理

8.4.2555定時器的套用

習題

第9章數/模和模/數轉換

9.1D/A轉換器

9.1.1二進制權電阻網路D/A轉換器

9.1.2倒T電阻網路D/A轉換器

9.1.3權電流D/A轉換器

9.1.4D/A轉換器的主要技術指標

9.1.5D/A轉換器典型套用

9.2A/D轉換器

9.2.1A/D轉換器的基本組成

9.2.2A/D轉換器的類型

9.2.3A/D轉換器的主要技術指標

9.2.4A/D轉換器典型套用

習題

下篇硬體描述語言Verilog HDL

第10章初步了解Verilog HDL

10.1引言

10.2Verilog HDL和VHDL比較

10.3Verilog HDL的主要特點和功能

10.4採用Verilog HDL的設計流程簡介

習題

第11章Verilog HDL模組的結構

11.1模組聲明

11.2連線埠定義

11.3信號類型聲明

11.4邏輯功能描述

11.5模組的調用

11.6模組的測試

習題

第12章Verilog HDL語言要素

12.1標識符

12.2注釋符

12.3值集合

12.4數據類型

12.4.1常量

12.4.2變數

習題

第13章運算符與表達式

13.1算術運算符

13.2關係運算符

13.3等式運算符

13.4邏輯運算符

13.5位運算符

13.6縮減運算符

13.7條件運算符

13.8移位運算符

13.9位拼接運算符

13.10優先權別

習題

第14章Verilog HDL行為語句

14.1過程語句

14.1.1initial過程語句

14.1.2always過程語句

14.2塊語句

14.2.1順序塊

14.2.2並行塊

14.2.3塊語句的特點

14.3賦值語句

14.3.1連續賦值語句

14.3.2過程賦值語句

14.4條件語句

14.4.1if語句

14.4.2case語句

14.5循環語句

14.5.1forever語句

14.5.2repeat語句

14.5.3while語句

14.5.4for語句

14.6編譯預處理語句

14.6.1宏替換'define

14.6.2檔案包含'include

14.6.3時間尺度'timescale

14.6.4條件編譯'ifdef、'else、'endif

14.7任務與函式

14.7.1任務與函式結構之間的差異

14.7.2任務

14.7.3函式

14.7.4常用的系統任務和函式

14.8時延概念

習題

第15章Verilog HDL模型的不同抽象級別描述

15.1門級結構描述

15.1.1Verilog HDL內置基本門

15.1.2門結構描述舉例

15.1.3分層次的電路設計

15.2行為描述

15.3數據流描述

15.4組合邏輯電路的Verilog建模

15.4.1編碼器

15.4.2解碼器

15.4.3數據選擇器

15.4.4數值比較器

15.4.5算術運算電路

15.4.6ROM的設計

15.4.7匯流排和匯流排操作

15.5時序邏輯電路的Verilog建模

15.5.1觸發器

15.5.2移位暫存器

15.5.3計數器

15.5.4FIFO緩衝器

習題

第16章Verilog HDL有限狀態機的設計

16.1有限狀態機的Verilog描述

16.2狀態編碼

16.2.1常用的狀態編碼

16.2.2狀態編碼的定義

16.3有限狀態機設計要點

習題

參考文獻

數字系統原理與設計

基本介紹

內容簡介

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