《數字設計：原理與實踐》是2007年機械工業出版社出版的圖書，作者是（美）韋克利 。本書講述了外掛程式板級和VLSI系統中的數字設計基本原理和實踐需求，並配有練習題。
基本介紹
內容簡介,目錄,
內容簡介
本書結合作者嚴謹的學術風範與豐富的實踐背景，講述了外掛程式板級和VLSI系統中的數字設計基本原理和實踐需求，提供了廣泛的邏輯設計實踐，給出了大量實際套用，並配有豐富的練習題。全書共分9章，主要內容包括：數字設計介紹，數制和編碼，數字電路，組合邏輯設計原理和實踐，硬體描述語言（HDL），時序邏輯設計原理和實踐，存儲器、CPLD和FPGA。
本書條理清晰、簡明易懂，可作為電氣工程、計算機工程或計算機科學專業數字邏輯設計課程的教材，同時也可作為數字設計者的參考書。
目錄
譯者序
譯者簡介
前言
第1章 數制和編碼
1.1 按位計數制
1.2 八進制和十六進制
1.3 常用按位計數制的轉換
1.4 十進制數的二進制編碼
1.5 字元編碼
參考資料
訓練題
練習題
第2章 組合邏輯設計原理
2.1 開關代數
2.1.1 公理
2.1.2 單變數定理
2.1.3 二變數定理和三變數定理
2.1.4 n變數定理
2.1.5 對偶性
2.1.6 邏輯函式的標準表示法
2.2 組合電路分析
2.3 組合電路的綜合
2.3.1 電路描述與設計
2.3.2 電路處理
2.3.3 組合電路最小化
2.3.4 卡諾圖
2.3.5 最小化“積之和”表達式
2.3.6 其他最小化問題
2.3.7 程式化的最小化方法
2.4 定時冒險
2.4.1 靜態冒險
2.4.2 利用卡諾圖發現靜態冒險
2.4.3 動態冒險
2.4.4 設計無冒險電路
參考資料
訓練題
練習題
第3章 硬體描述語言
3.1 基於HDL的數字設計
3.1.1 為什麼用HDL
3.1.2 HDL工具組
3.1.3 基於HDL的設計流程
3.2 VHDL硬體描述語言
3.2.1 程式結構
3.2.2 類型、常量和數組
3.2.3 函式和過程
3.2.4 庫和包
3.2.5 結構形式的設計元素
3.2.6 數據流形式的設計元素
3.2.7 行為形式的設計元素
3.2.8 時間尺度
3.2.9 模擬
3.2.10 測試平台
3.2.11 時序邏輯設計的VHDL特性
3.2.12 綜合
參考資料
訓練題
練習題
第4章 組合邏輯設計實踐
4.1 組合型PLD
4.1.1 可程式邏輯陣列
4.1.2 可程式陣列邏輯器件
4.1.3 通用陣列邏輯器件
4.1.4 複雜型可程式邏輯器件
4.2 解碼器
4.2.1 二進制解碼器
4.2.2 大規模元件的邏輯符號
4.2.3 3-8解碼器74x138
4.2.4 級聯二進制解碼器
4.2.5 用VHDL實現解碼器
4.3 編碼器
4.3.1 優先權編碼器
4.3.2 優先權編碼器74x148
4.3.3 用VHDL實現編碼器
4.3.4 用Verilog實現編碼器
4.4 三態器件
4.4.1 三態緩衝器
4.4.2 標準MSI三態緩衝器
*4.4.3 用VHDL實現三態輸出
4.5 多路復用器
4.5.1 標準MSI多路復用器
4.5.2 擴展多路復用器
4.5.3 多路復用器.多路分配器和匯流排
4.5.4 用VHDL實現多路復用器
4.6 “異或”門和奇偶校驗電路
4.6.1 “異或”門和“異或非”門
4.6.2 奇偶校驗電路
4.6.3 9位奇偶校驗發生器74x280
4.6.4 奇偶校驗的套用
4.6.5 用VHDL實現“異或”門和奇偶校驗電路
4.7 比較器
4.7.1 比較器結構
4.7.2 疊代電路
4.7.3 疊代比較器電路
4.7.4 標準MSI大小比較器
4.7.5 用HDL實現比較器
4.7.6 用ABEL和PLD實現比較器
4.7.7 用VHDL實現比較器
4.7.8 用Verilog實現比較器
*4.8 加法器.減法器和ALU
4.8.1 半加器和全加器
4.8.2 串列進位加法器
4.8.3 減法器
4.8.4 先行進位加法器
4.8.5 MSI加法器
4.8.6 MSI算術邏輯單元
4.8.7 組間先行進位
4.8.8 用VHDL實現加法器
參考資料
訓練題
練習題
第5章 時序邏輯設計原理
5.1 雙穩態元件
5.1.1 數字分析
5.1.2 模擬分析
5.1.3 亞穩態特性
5.2 鎖存器與觸發器
5.2.1 S-R鎖存器
5.2.2 S-R鎖存器
5.2.3 具有使能端的S-R鎖存器
5.2.4 D鎖存器
5.2.5 邊沿觸髮式D觸發器
5.2.6 具有使能端的邊沿觸髮式D觸發器
5.2.7 掃描觸發器
*5.2.8 主從式S-R觸發器
*5.2.9 主從式J-K觸發器
*5.2.1 0邊沿觸髮式J-K觸發器
5.2.1 1T觸發器
5.3 時鐘同步狀態機分析
5.3.1 狀態機結構
5.3.2 輸出邏輯
5.3.3 特徵方程
5.3.4 使用D觸發器的狀態機分析
5.4 時鐘同步狀態機設計
5.4.1 狀態表設計舉例
5.4.2 狀態最小化
5.4.3 狀態賦值
5.4.4 採用D觸發器的綜合
*5.4.5 採用J-K觸發器的綜合
5.4.6 採用D觸發器的其他設計例子
5.5 用狀態圖設計狀態機
5.6 用VHDL設計時序電路
5.6.1 時鐘電路
5.6.2 用VHDL設計狀態機
5.6.3 VHDL狀態機舉例
5.6.4 VHDL中的狀態賦值
5.6.5 VHDL中的流水線型輸出
5.6.6 不用狀態表的直接VHDL編程
5.6.7 更多VHDL狀態機例子
5.6.8 用VHDL定義觸發器
5.6.9 VHDL狀態機測試平台
5.6.1 0反饋時序電路
參考資料
訓練題
練習題
第6章 時序邏輯設計實踐
6.1 鎖存器和觸發器
6.1.1 SSI型鎖存器和觸發器
*6.1.2 開關消顫
6.1.3 最簡單的開關消顫電路
*6.1.4 匯流排保持電路
6.1.5 多位暫存器和鎖存器
6.1.6 用VHDL實現暫存器和鎖存器
6.2 時序型PLD
6.2.1 時序型GAL器件
6.2.2 PLD定時規格說明
6.3 計數器
6.3.1 行波計數器
6.3.2 同步計數器
6.3.3 MSI型計數器及套用
6.3.4 二進制計數器狀態的解碼
6.3.5 用VHDL實現計數器
6.4 移位暫存器
6.4.1 移位暫存器結構
6.4.2 MSI移位暫存器
6.4.3 移位暫存器計數器
6.4.4 環形計數器
6.4.5 用VHDL實現移位暫存器
6.5 同步設計方法
6.6 同步設計中的障礙
6.6.1 時鐘偏移
6.6.2 選通時鐘
6.6.3 異步輸入
6.9 同步器故障和亞穩定性
6.7.1 同步器故障
6.7.2 亞穩定性分辨時間
6.7.3 可靠同步器設計
6.7.4 亞穩定的定時分析
6.7.5 更好的同步器
6.7.6 其他同步器設計
6.7.7 同步高速數據傳輸
參考資料
訓練題
練習題
第7章 存儲器、CPLD和FPGA
7.1 唯讀存儲器
7.1.1 ROM用於“隨機”組合邏輯函式
*7.1.2 ROM的內部結構
*7.1.3 二維解碼
7.1.4 商用ROM的類型
7.1.5 ROM的控制輸入和定時
7.1.6 ROM的套用
7.2 讀/寫存儲器
7.3 靜態RAM
7.3.1 靜態RAM的輸入和輸出
7.3.2 靜態RAM的內部結構
7.3.3 靜態RAM的定時
*7.3.4 標準靜態RAM
*7.3.5 同步SRAM
7.4 動態RAM
7.4.1 動態RAM的結構
7.4.2 SDRAM的定時
7.4.3 DDRSDRAM
7.5 複雜可程式邏輯器件
7.5.1 XilinxXC9500CPLD系列
7.5.2 功能塊體系結構
7.5.3 輸入/輸出塊體系結構
7.5.4 開關矩陣
7.6 現場可程式門陣列
7.6.1 XilinxXC4000FPGA系列
7.6.2 可配置邏輯塊
7.6.3 輸入/輸出塊
7.6.4 可程式互連
參考資料
訓練題
練習題
譯者簡介
前言
第1章 數制和編碼
1.1 按位計數制
1.2 八進制和十六進制
1.3 常用按位計數制的轉換
1.4 十進制數的二進制編碼
1.5 字元編碼
參考資料
訓練題
練習題
第2章 組合邏輯設計原理
2.1 開關代數
2.1.1 公理
2.1.2 單變數定理
2.1.3 二變數定理和三變數定理
2.1.4 n變數定理
2.1.5 對偶性
2.1.6 邏輯函式的標準表示法
2.2 組合電路分析
2.3 組合電路的綜合
2.3.1 電路描述與設計
2.3.2 電路處理
2.3.3 組合電路最小化
2.3.4 卡諾圖
2.3.5 最小化“積之和”表達式
2.3.6 其他最小化問題
2.3.7 程式化的最小化方法
2.4 定時冒險
2.4.1 靜態冒險
2.4.2 利用卡諾圖發現靜態冒險
2.4.3 動態冒險
2.4.4 設計無冒險電路
參考資料
訓練題
練習題
第3章 硬體描述語言
3.1 基於HDL的數字設計
3.1.1 為什麼用HDL
3.1.2 HDL工具組
3.1.3 基於HDL的設計流程
3.2 VHDL硬體描述語言
3.2.1 程式結構
3.2.2 類型、常量和數組
3.2.3 函式和過程
3.2.4 庫和包
3.2.5 結構形式的設計元素
3.2.6 數據流形式的設計元素
3.2.7 行為形式的設計元素
3.2.8 時間尺度
3.2.9 模擬
3.2.10 測試平台
3.2.11 時序邏輯設計的VHDL特性
3.2.12 綜合
參考資料
訓練題
練習題
第4章 組合邏輯設計實踐
4.1 組合型PLD
4.1.1 可程式邏輯陣列
4.1.2 可程式陣列邏輯器件
4.1.3 通用陣列邏輯器件
4.1.4 複雜型可程式邏輯器件
4.2 解碼器
4.2.1 二進制解碼器
4.2.2 大規模元件的邏輯符號
4.2.3 3-8解碼器74x138
4.2.4 級聯二進制解碼器
4.2.5 用VHDL實現解碼器
4.3 編碼器
4.3.1 優先權編碼器
4.3.2 優先權編碼器74x148
4.3.3 用VHDL實現編碼器
4.3.4 用Verilog實現編碼器
4.4 三態器件
4.4.1 三態緩衝器
4.4.2 標準MSI三態緩衝器
*4.4.3 用VHDL實現三態輸出
4.5 多路復用器
4.5.1 標準MSI多路復用器
4.5.2 擴展多路復用器
4.5.3 多路復用器.多路分配器和匯流排
4.5.4 用VHDL實現多路復用器
4.6 “異或”門和奇偶校驗電路
4.6.1 “異或”門和“異或非”門
4.6.2 奇偶校驗電路
4.6.3 9位奇偶校驗發生器74x280
4.6.4 奇偶校驗的套用
4.6.5 用VHDL實現“異或”門和奇偶校驗電路
4.7 比較器
4.7.1 比較器結構
4.7.2 疊代電路
4.7.3 疊代比較器電路
4.7.4 標準MSI大小比較器
4.7.5 用HDL實現比較器
4.7.6 用ABEL和PLD實現比較器
4.7.7 用VHDL實現比較器
4.7.8 用Verilog實現比較器
*4.8 加法器.減法器和ALU
4.8.1 半加器和全加器
4.8.2 串列進位加法器
4.8.3 減法器
4.8.4 先行進位加法器
4.8.5 MSI加法器
4.8.6 MSI算術邏輯單元
4.8.7 組間先行進位
4.8.8 用VHDL實現加法器
參考資料
訓練題
練習題
第5章 時序邏輯設計原理
5.1 雙穩態元件
5.1.1 數字分析
5.1.2 模擬分析
5.1.3 亞穩態特性
5.2 鎖存器與觸發器
5.2.1 S-R鎖存器
5.2.2 S-R鎖存器
5.2.3 具有使能端的S-R鎖存器
5.2.4 D鎖存器
5.2.5 邊沿觸髮式D觸發器
5.2.6 具有使能端的邊沿觸髮式D觸發器
5.2.7 掃描觸發器
*5.2.8 主從式S-R觸發器
*5.2.9 主從式J-K觸發器
*5.2.1 0邊沿觸髮式J-K觸發器
5.2.1 1T觸發器
5.3 時鐘同步狀態機分析
5.3.1 狀態機結構
5.3.2 輸出邏輯
5.3.3 特徵方程
5.3.4 使用D觸發器的狀態機分析
5.4 時鐘同步狀態機設計
5.4.1 狀態表設計舉例
5.4.2 狀態最小化
5.4.3 狀態賦值
5.4.4 採用D觸發器的綜合
*5.4.5 採用J-K觸發器的綜合
5.4.6 採用D觸發器的其他設計例子
5.5 用狀態圖設計狀態機
5.6 用VHDL設計時序電路
5.6.1 時鐘電路
5.6.2 用VHDL設計狀態機
5.6.3 VHDL狀態機舉例
5.6.4 VHDL中的狀態賦值
5.6.5 VHDL中的流水線型輸出
5.6.6 不用狀態表的直接VHDL編程
5.6.7 更多VHDL狀態機例子
5.6.8 用VHDL定義觸發器
5.6.9 VHDL狀態機測試平台
5.6.1 0反饋時序電路
參考資料
訓練題
練習題
第6章 時序邏輯設計實踐
6.1 鎖存器和觸發器
6.1.1 SSI型鎖存器和觸發器
*6.1.2 開關消顫
6.1.3 最簡單的開關消顫電路
*6.1.4 匯流排保持電路
6.1.5 多位暫存器和鎖存器
6.1.6 用VHDL實現暫存器和鎖存器
6.2 時序型PLD
6.2.1 時序型GAL器件
6.2.2 PLD定時規格說明
6.3 計數器
6.3.1 行波計數器
6.3.2 同步計數器
6.3.3 MSI型計數器及套用
6.3.4 二進制計數器狀態的解碼
6.3.5 用VHDL實現計數器
6.4 移位暫存器
6.4.1 移位暫存器結構
6.4.2 MSI移位暫存器
6.4.3 移位暫存器計數器
6.4.4 環形計數器
6.4.5 用VHDL實現移位暫存器
6.5 同步設計方法
6.6 同步設計中的障礙
6.6.1 時鐘偏移
6.6.2 選通時鐘
6.6.3 異步輸入
6.9 同步器故障和亞穩定性
6.7.1 同步器故障
6.7.2 亞穩定性分辨時間
6.7.3 可靠同步器設計
6.7.4 亞穩定的定時分析
6.7.5 更好的同步器
6.7.6 其他同步器設計
6.7.7 同步高速數據傳輸
參考資料
訓練題
練習題
第7章 存儲器、CPLD和FPGA
7.1 唯讀存儲器
7.1.1 ROM用於“隨機”組合邏輯函式
*7.1.2 ROM的內部結構
*7.1.3 二維解碼
7.1.4 商用ROM的類型
7.1.5 ROM的控制輸入和定時
7.1.6 ROM的套用
7.2 讀/寫存儲器
7.3 靜態RAM
7.3.1 靜態RAM的輸入和輸出
7.3.2 靜態RAM的內部結構
7.3.3 靜態RAM的定時
*7.3.4 標準靜態RAM
*7.3.5 同步SRAM
7.4 動態RAM
7.4.1 動態RAM的結構
7.4.2 SDRAM的定時
7.4.3 DDRSDRAM
7.5 複雜可程式邏輯器件
7.5.1 XilinxXC9500CPLD系列
7.5.2 功能塊體系結構
7.5.3 輸入/輸出塊體系結構
7.5.4 開關矩陣
7.6 現場可程式門陣列
7.6.1 XilinxXC4000FPGA系列
7.6.2 可配置邏輯塊
7.6.3 輸入/輸出塊
7.6.4 可程式互連
參考資料
訓練題
練習題
