《基於機率CMOS理念的積體電路設計理論研究》是依託蘇州大學，由魯征浩擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：基於機率CMOS理念的積體電路設計理論研究
- 項目類別：青年科學基金項目
- 項目負責人：魯征浩
- 依託單位：蘇州大學
項目摘要,結題摘要,
項目摘要
在超深亞微米乃至納米尺度下,由於噪聲以及參數漂移等隨機干擾的影響相對於信號強度與電源電壓等日益顯著,超高速CMOS數字電路與器件的行為與結果也會隨著特徵尺寸、電壓以及功耗的降低具有很大的隨機性，而不是總能給出一個確定的計算結果。本課題針對目前最前沿的機率CMOS(Probabilistic CMOS)積體電路設計理論中的一個難點問題：小尺寸CMOS器件或門電路的隨機行為與功耗以及速度之間的關係展開研究，力爭將小尺寸CMOS工藝條件下的隨機噪聲作為資源而不是干擾，結合門級電路在上述條件下的隨機行為與功耗等重要設計指標之間的精確數學關係，探索在超深亞微米甚至納米尺度上，如何利用一組甚至大量具有隨機性行為的門級電路的組合，得出具有確定結果或者高容錯性的電路模組的方法和實現，並在一定程度上形成設計理論。
結題摘要
本課題為《基於機率CMOS理念的積體電路設計理論研究》，課題的依據是在超深亞微米乃至納米尺度下，超高速CMOS電路的行為與結果會隨著特徵尺寸、電壓以及功耗的降低具有很大的隨機性。在三年時間內，本人按照既定的計畫順利進行了相關的研究，並取得預期的成果，主要的科研成果摘要如下： 第一，將複雜機率系統的Markov隨機場建模方法套用到納米級別機率CMOS積體電路設計上來，首次提出了差分級聯電壓開關型Markov隨機場邏輯的概念，該創新結構可以套用到所有門級電路中，極大的提高電路的容錯性，可以有效的消除噪聲等隨機干擾的影響；第二，對噪聲作用下機率CMOS門電路產生準確結果的機率與電路的功耗以及速度之間的關係進行了數學建模和仿真，並將其套用在小尺度CMOS工藝設計的超高速除法電路、運算電路和放大電路中；第三，以機率CMOS理念為設計基礎，對基於100nm以下CMOS工藝的靜態存儲器單元的低功耗及高可靠性設計進行了研究，提出了一個反饋檢測的方案；第四，在算法理論及系統設計級別進行了探索，相關成果的運用可以在保證納米級別超大規模積體電路系統可靠性的前提下，極大的降低系統計算的複雜度以及硬體開銷，並在FPGA平台驗證；第五，搭建了基於高性能的65nm CMOS FPGA驗證平台，取代過於昂貴的流片，對噪聲作用下機率CMOS門電路產生準確結果的機率與電路的功耗以及速度之間的關係進行了數學建模和仿真，並在實際的65nm FPGA硬體驗證平台上加以驗證；第六，以機率CMOS理念為設計基礎，對有限域乘法器的並行VLSI結構進行了研究，在適當提高硬體冗餘的條件下，大大提高了運算的可靠性和運算速度，並且以此為基礎設計了兩款電路在FPGA上驗證實現；此外，還套用概論CMOS理念，採用小尺度CMOS工藝進行了一系列超高速電路的研究。 課題在合作單位的支持下，參加了五次小尺度CMOS工藝的流片和測試；在基金的資助下發表SCI檢索期刊論文5篇，另有2篇在撰寫中，EI及ISTP檢索論文12篇，完成了既定的目標；參加國際會議15人次，其中出國參加會議有5個10人次；受邀在國際會議上組織了三個專題；邀請合作專家新加坡南洋理工大學楊傑聖教授來訪交流指導三次；總計在項目資助下畢業碩士研究生3人，在讀碩士研究生3人。 綜上，課題組較為圓滿的按計畫完成了研究，取得了預期的科研成果，在此感謝國家自然科學基金的資助。
