功耗延遲積(power-delay product)是2018年公布的計算機科學術語。
基本介紹
- 中文名:功耗延遲積
- 外文名:power-delay product
- 所屬學科:計算機科學技術
- 公布時間:2018年
功耗延遲積(power-delay product)是2018年公布的計算機科學術語。
用通用結構和設計方法設計的具有穩健輸出的高性能脈衝觸發器比相關文獻的觸發器降低12.2%-23.5%的功耗延遲積(PDP);其次,時鐘是跳變最頻繁的信號,而且需要驅動大量的負載,因而消耗了數字系統中很大比例的功耗,但在觸發器輸出保持不...
並行電路結構是以犧牲晶片的面積來降低功耗。假定參考結構中的工作頻率為. ,電源電壓 ,整個數據通路的等效電容是 ,最壞情況下的延遲為 :,則: 。如果採用並行結構,可以使工作頻率降為 /2,最壞情況下的延遲可以達到2 ,假定電源...
4.7.4功耗延遲積 4.7.5截止頻率 4.7.6大電場限制 4.7.7包含高場限制的統一MOS電晶體模型 4.7.8亞閾值導通 4.8MOS電晶體的製造工藝及版圖設計規則 4.8.1最小特徵尺寸和對準容差 4.8.2MOS電晶體的版圖 4.9NMOS場效應...
延遲功耗積較小且面積相對合理的是改進後的跳躍進位加法器和超前進位加法器,其中改進後的跳躍進位加法器的延遲功耗積是最小的,而且它的面積和功耗都比超前進位加法器小,所以它具有最好的性價比。在物理實現時,超前進位加法器、跳躍...
7.4 CMOS中的功耗和功耗延遲積 7.5 CMOS或非門和與非門 7.6 CMOS中複雜門的設計 7.7 最小尺寸邏輯門的設計及性能 7.8 動態多米諾CMOS邏輯 7.9 級聯緩衝器 7.10 CMOS傳輸門 7.11 CMOS閂鎖 小結 關鍵字 參考文獻 習題 第8...
1.2.5 功耗 14 1.2.6 功率延遲積 16 1.3 計算機輔助設計與驗證 16 1.4 製造 17 1.5 半導體和結 18 1.6 MOS電晶體 18 1.7 MOS門電路 19 1.8 互連 20 1.9 動態CMOS 20 1.10 低功耗CMOS 20 1...
另外,已研製出 MOS型SIT和SIT低功耗、高速積體電路,其邏輯門的功率-延遲積的理論值可達1×10-15焦以下。 SIT具有非飽和型電流電壓輸出特性,它和三極電子管的輸出特性相類似(圖1)。結構分析 靜電感應電晶體結構分析 SIT是一種...