《時鐘邊沿觸發控制技術與低功耗脈衝觸發器設計研究》是依託浙江大學，由沈繼忠擔任項目負責人的面上項目。
基本介紹
- 中文名：時鐘邊沿觸發控制技術與低功耗脈衝觸發器設計研究
- 依託單位：浙江大學
- 項目負責人：沈繼忠
- 項目類別：面上項目
項目摘要,結題摘要,
項目摘要
隨著積體電路的發展，低功耗設計已成為VLSI設計在保持系統高性能基礎上必須遵循的規範。觸發器是數字系統的關鍵部件，它影響著系統的主要性能，因此設計低功耗、高性能的觸發器是數字系統設計的重要任務。時鐘是跳變最頻繁的信號，而且需要驅動大量的負載，因而消耗了數字系統中很大比例的功耗，但在觸發器輸出保持不變時，時鐘對觸發器的觸發行為是冗餘的。本申請項目將提出時鐘邊沿觸發控制技術，可以抑制所有冗餘時鐘邊沿對觸發器的觸發，它不同於已有的只能套用於單邊沿觸發器的門控時鐘技術，對單邊沿和雙邊沿觸發器均適用。脈衝式觸發器具有結構簡單、軟邊沿、低延時、低功耗等優點，本申請項目結合提出的時鐘邊沿觸發控制技術，提出脈衝式觸發器的通用結構和設計方法，並綜合運用多種低功耗技術，設計各種低功耗高性能脈衝式觸發器。開展本申請項目研究為我國開發具有自主智慧財產權的深亞微米高性能低功耗CMOS積體電路提供技術支持。
結題摘要
隨著積體電路的發展，低功耗設計已成為VLSI設計在保持系統高性能基礎上必須遵循的規範。觸發器是數字系統的關鍵部件，它影響著系統的主要性能，因此設計低功耗、高性能的觸發器是數字系統設計的重要任務。首先，脈衝式觸發器具有結構簡單、軟邊沿、低延時、低功耗等優點，本項目提出了脈衝式觸發器的通用結構和設計方法，可用於設計各種低功耗高性能脈衝式觸發器，用通用結構和設計方法設計的具有穩健輸出的高性能脈衝觸發器比相關文獻的觸發器降低12.2%-23.5%的功耗延遲積（PDP）；其次，時鐘是跳變最頻繁的信號，而且需要驅動大量的負載，因而消耗了數字系統中很大比例的功耗，但在觸發器輸出保持不變時，時鐘對觸發器的觸發行為是冗餘的，本申請項目提出時鐘邊沿觸發控制技術，可以抑制所有冗餘時鐘邊沿對觸發器的觸發，它不同於已有的只能套用於單邊沿觸發器的門控時鐘技術，對單邊沿和雙邊沿觸發器均適用，套用此技術設計的具有冗餘觸發抑制功能的低功耗脈衝觸發器在輸入信號轉換率在25%時，其功耗比相關文獻的觸發器降低15.1%-29.2%；第三，本申請項目將時鐘邊沿觸發控制技術及脈衝式觸發器的通用結構和設計方法進行擴展，套用到採用雙電源電路中的脈衝式電平轉換觸發器的設計，設計的具有冗餘觸發抑制功能的CMOS低功耗脈衝電平轉換觸發器，在採用SMIC 65nm CMOS工藝的版圖級後的仿真結果表明，在輸入信號轉換率10%時，比相關文獻的電平轉換觸發器降低功耗達69.4% -72.4%。本項目的研究成果，為數字積體電路提供了高性能低功耗脈衝觸發器及電平轉換脈衝觸發器。
