基本介紹
- 書名：SoC設計方法與實現（第3版）
- 作者：郭煒等
- 出版時間：2017-08
- 開本：16開
基本信息,內容簡介,目錄信息,
基本信息
SoC設計方法與實現（第3版）
叢書名 ：微電子與積體電路設計系列規劃教材
作 譯 者：郭煒等
出版時間：2017-08
千 字 數：600
版 次：01-01
頁 數：328
開 本：16開
I S B N ：9787121322549
內容簡介
本書是普通高等教育"十一五”國家級規劃教材、普通高等教育精品教材。本書結合SoC設計的整體流程，對SoC設計方法學及如何實現進行了全面介紹。全書共15章，主要內容包括：SoC設計緒論、SoC設計流程、SoC設計與EDA工具、SoC系統結構設計、IP復用的設計方法、RTL代碼編寫指南、同步電路設計及其與異步信號互動的問題、綜合策略與靜態時序分析方法、SoC功能驗證、可測性設計、低功耗設計、後端設計、SoC中數模混合信號IP的設計與集成、I/O環的設計和晶片封裝、課程設計與實驗。書中不僅融入了很多來自於工業界的實踐經驗，還介紹了SoC設計領域的最新成果，可以幫助讀者掌握工業化的解決方案，使讀者能夠及時了解SoC設計方法的最新進展。本書提供中英文電子課件。
目錄信息
第1章 SoC設計緒論 1
1.1 微電子技術概述 1
1.1.1 積體電路的發展 1
1.1.2 積體電路產業分工 2
1.2 SoC概述 3
1.2.1 什麼是SoC 3
1.2.2 SoC的優勢 4
1.3 SoC設計的發展趨勢及面臨的
挑戰 5
1.3.1 SoC設計技術的發展與挑戰 5
1.3.2 SoC設計方法的發展與挑戰 10
1.3.3 未來的SoC 12
本章參考文獻 12
第2章 SoC設計流程 13
2.1 軟硬體協同設計 13
2.1.1 軟硬體協同設計方法 13
2.2 基於標準單元的SoC設計流程 15
2.3 基於FPGA的SoC設計流程 19
2.3.1 FPGA的結構 20
2.3.2 基於FPGA的設計流程 23
本章參考文獻 27
第3章 SoC設計與EDA工具 28
3.1 電子系統級設計與工具 28
3.2 驗證的分類及相關工具 28
3.2.1 驗證方法的分類 29
3.2.2 動態驗證及相關工具 29
3.2.3 靜態驗證及相關工具 30
3.3 邏輯綜合及綜合工具 31
3.3.1 EDA工具的綜合流程 32
3.3.2 EDA工具的綜合策略 32
3.3.3 最佳化策略 32
3.3.4 常用的邏輯綜合工具 33
3.4 可測性設計與工具 33
3.4.1 測試和驗證的區別 33
3.4.2 常用的可測性設計 33
3.5 布局布線與工具 36
3.5.1 EDA工具的布局布線流程 36
3.5.2 布局布線工具的發展趨勢 36
3.6 物理驗證及參數提取與相關的
工具 36
3.6.1 物理驗證的分類 37
3.6.2 參數提取 37
3.7 著名EDA公司與工具介紹 39
3.8 EDA工具的發展趨勢 40
本章參考文獻 41
第4章 SoC系統結構設計 42
4.1 SoC系統結構設計的總體目標
與各個階段 42
4.1.1 功能設計階段 43
4.1.2 套用驅動的系統結構設計
階段 43
4.1.3 平台導向的系統結構設計
階段 43
4.2 SoC中常用的處理器 43
4.2.1 通用處理器 44
4.2.2 處理器的選擇 45
4.3 SoC中常用的匯流排 45
4.3.1 AMBA匯流排 46
4.3.2 CoreConnect匯流排 47
4.3.3 Wishbone匯流排 48
4.3.4 開放核協定 48
4.3.5 複雜的片上匯流排結構 49
4.4 SoC中典型的存儲器 50
4.4.1 存儲器分類 50
4.4.2 靜態隨機存儲器SRAM 51
4.4.3 動態隨機存儲器DRAM 52
4.4.4 快閃記憶體Flash 54
4.4.5 新型存儲器 54
4.5 多核SoC的系統結構設計 57
4.5.1 可用的並發性 57
4.5.2 多核SoC設計中的系統
結構選擇 57
4.5.3 多核SoC的性能評價 59
4.5.4 幾種典型的多核SoC系統
結構 60
4.6 SoC中的軟體結構 62
4.7 電子系統級（ESL）設計 64
4.7.1 ESL發展的背景 64
4.7.2 ESL設計基本概念 65
4.7.3 ESL設計的流程 66
4.7.4 ESL設計的特點 67
4.7.5 ESL設計的核心——事務級
建模 69
4.7.6 事務級建模語言簡介及設計
實例 78
4.7.7 ESL設計的挑戰 91
本章參考文獻 91
第5章 IP復用的設計方法 92
5.1 IP的基本概念和IP分類 92
5.2 IP設計流程 94
5.2.1 設計目標 94
5.2.2 設計流程 94
5.3 IP的驗證 99
5.4 IP核的選擇 100
5.5 IP市場 101
5.6 IP復用技術面臨的挑戰 103
5.7 IP標準組織 104
5.8 基於平台的SoC設計方法 105
5.8.1 平台的組成與分類 106
5.8.2 基於平台的SoC設計方法
流程與特點 106
5.8.3 基於平台的設計實例 107
本章參考文獻 108
第6章 RTL代碼編寫指南 109
6.1 編寫RTL代碼之前的準備 109
6.1.1 與團隊共同討論設計中
的問題 109
6.1.2 根據晶片架構準備設計
說明書 109
6.1.3 匯流排設計的考慮 110
6.1.4 模組的劃分 110
6.1.5 對時鐘的處理 113
6.1.6 IP的選擇及設計復用的
考慮 113
6.1.7 對可測性的考慮 114
6.1.8 對晶片速度的考慮 115
6.1.9 對布線的考慮 115
6.2 可綜合RTL代碼編寫指南 115
6.2.1 可綜合RTL代碼的編寫
準則 115
6.2.2 利用綜合進行代碼質量
檢查 118
6.3 調用Synopsys DesignWare來
最佳化設計 119
本章參考文獻 120
第7章 同步電路設計及其與異步信號
互動的問題 121
7.1 同步電路設計 121
7.1.1 同步電路的定義 121
7.1.2 同步電路的時序收斂問題 121
7.1.3 同步電路設計的優點與
缺陷 122
7.2 全異步電路設計 123
7.2.1 異步電路設計的基本原理 123
7.2.2 異步電路設計的優點與缺點 125
7.3 異步信號與同步電路互動的
問題及其解決方法 125
7.3.1 亞穩態 126
7.3.2 異步控制信號的同步及其
RTL實現 129
7.3.3 異步時鐘域的數據同步
及其RTL實現 133
7.4 SoC設計中的時鐘規劃策略 137
本章參考文獻 138
第8章 綜合策略與靜態時序分析
方法 139
8.1 邏輯綜合 139
8.1.1 流程介紹 139
8.1.2 SoC設計中常用的綜合
策略 141
8.2 物理綜合的概念 142
8.2.1 物理綜合的產生背景 142
8.2.2 操作模式 143
8.3 實例——用Synopsys的工具
Design Compiler (DC)進行邏
輯綜合 144
8.3.1 指定庫檔案 144
8.3.2 讀入設計 145
8.3.3 定義工作環境 145
8.3.4 設定約束條件 146
8.3.5 設定綜合最佳化策略 148
8.3.6 設計腳本舉例 148
8.4 靜態時序分析 150
8.4.1 基本概念 150
8.4.2 實例——用Synopsys的工具
PrimeTime進行時序分析 153
8.5 統計靜態時序分析 159
8.5.1 傳統的時序分析的局限 160
8.5.2 統計靜態時序分析的概念 160
8.5.3 統計靜態時序分析的步驟 161
本章參考文獻 161
第9章 SoC功能驗證 162
9.1 功能驗證概述 162
9.1.1 功能驗證的概念 162
9.1.2 SoC功能驗證的問題 163
9.1.3 SoC功能驗證的發展趨勢 163
9.2 功能驗證方法與驗證規劃 163
9.3 系統級功能驗證 165
9.3.1 系統級的功能驗證 165
9.3.2 軟硬體協同驗證 167
9.4 仿真驗證自動化 168
9.4.1 激勵的生成 169
9.4.2 回響的檢查 170
9.4.3 覆蓋率的檢測 170
9.5 基於斷言的驗證 171
9.5.1 斷言語言 173
9.5.2 基於斷言的驗證 174
9.5.3 斷言的其他用途 175
9.6 UVM驗證方法學 176
本章參考文獻 179
第10章 可測性設計 180
10.1 積體電路測試概述 180
10.1.1 測試的概念和原理 180
10.1.2 測試及測試矢量的分類 180
10.1.3 自動測試設備 181
10.2 故障建模及ATPG原理 182
10.2.1 故障建模的基本概念 182
10.2.2 常見故障模型 182
10.2.3 ATPG基本原理 185
10.2.4 ATPG的工作原理 185
10.2.5 ATPG工具的使用步驟 186
10.3 可測性設計基礎 186
10.3.1 可測性的概念 186
10.3.2 可測性設計的優勢和
不足 188
10.4 掃描測試（SCAN） 188
10.4.1 基於故障模型的可測性 188
10.4.2 掃描測試的基本概念 189
10.4.3 掃描測試原理 190
10.4.4 掃描設計規則 192
10.4.5 掃描測試的可測性設計
流程及相關EDA工具 193
10.5 存儲器的內建自測 194
10.5.1 存儲器測試的必要性 194
10.5.2 存儲器測試方法 195
10.5.3 BIST的基本概念 196
10.5.4 存儲器的測試算法 197
10.5.5 BIST模組在設計中的
集成 199
10.6 邊界掃描測試 201
10.6.1 邊界掃描測試原理 201
10.6.2 IEEE 1149.1標準 201
10.6.3 邊界掃描測試策略和
相關工具 205
10.7 其他DFT技術 205
10.7.1 微處理器核的可測性
設計 205
10.7.2 Logic BIST 207
10.8 DFT技術在SoC中的套用 208
10.8.1 模組級的DFT技術 208
10.8.2 SoC中的DFT套用 209
本章參考文獻 210
第11章 低功耗設計 211
11.1 為什麼需要低功耗設計 211
11.2 功耗的類型 212
11.3 低功耗設計方法 216
11.4 低功耗技術 217
11.4.1 靜態低功耗技術 217
11.4.2 動態低功耗技術 219
11.4.3 門級最佳化技術 222
11.4.4 低功耗SoC系統的
動態管理 225
11.4.5 低功耗SoC設計技術的
綜合考慮 226
11.5 低功耗分析和工具 226
11.6 UPF及低功耗設計實現 227
11.6.1 基於UPF的設計流程 228
11.6.2 UPF功耗描述檔案舉例 228
11.7 低功耗設計趨勢 229
本章參考文獻 230
第12章 後端設計 231
12.1 時鐘樹綜合 231
12.2 布局規劃 235
12.3 布線 237
12.4 ECO技術 239
12.5 功耗分析 240
12.6 信號完整性的考慮 241
12.6.1 信號完整性的挑戰 241
12.6.2 壓降和電遷移 243
12.6.3 信號完整性問題的預防、
分析和修正 244
12.7 物理驗證 245
12.8 可製造性設計/面向良品率
的設計 246
12.8.1 DFM/DFY的基本概念 246
12.8.2 DFM/DFY方法 247
12.8.3 典型的DFM/DFY問題
及解決方法 247
12.8.4 DFM/DFY技術的發展
趨勢 250
12.9 後端設計技術的發展趨勢 250
本章參考文獻 251
第13章 SoC中數模混合信號IP的
設計與集成 252
13.1 SoC中的數模混合信號IP 252
13.2 數模混合信號 IP的設計
流程 252
13.3 基於SoC復用的數模混合
信號（AMS）IP包 254
13.4 數模混合信號（AMS）IP
的設計及集成要點 254
13.4.1 接口信號 254
13.4.2 模擬與數字部分的整體
布局 255
13.4.3 電平轉換器的設計 255
13.4.4 電源的布局與規劃 256
13.4.5 電源/地線上跳動噪聲
的消除 257
13.4.6 其他方面的考慮 257
13.5 數模混合IP在SoC設計中
存在的問題和挑戰 258
13.6 SoC混合集成的新趨勢 258
本章參考文獻 261
第14章 I/O環的設計和晶片封裝 262
14.1 I/O單元介紹 262
14.2 高速I/O的噪聲影響 262
14.3 靜電保護 263
14.3.1 ESD的模型及相應的
測試方法 264
14.3.2 ESD保護電路的設計 266
14.4 I/O環的設計 269
14.4.1 考慮對晶片的尺寸的
影響 269
14.4.2 考慮對晶片封裝的影響 270
14.4.3 考慮對噪聲的影響 271
14.4.4 考慮對晶片ESD的影響 271
14.5 SoC晶片封裝 271
14.5.1 微電子封裝的功能 271
14.5.2 微電子封裝的發展趨勢 272
14.5.3 當前的封裝技術 272
14.5.4 封裝技術發展的驅動力 274
本章參考文獻 275
第15章 課程設計 276
15.1 基於ESL設計方法的Motion-
JPEG視頻解碼器設計 276
15.1.1 實驗內容 276
15.1.2 實驗準備工作 277
15.1.3 SoCLib ESL仿真平台及
MJPEG解碼流程的介紹 279
15.1.4 實驗1 構建基於SoCLib
的單核SoC 280
15.1.5 實驗2 構建基於SoCLib
的MPSoC 287
15.1.6 實驗3 系統軟體開發——
嵌入式作業系統及設備驅
動設計 293
15.1.7 實驗4 面向MJPEG解碼
的MPSoC系統最佳化 294
15.2 實驗——基於ARM7TDMI
處理器的SoC設計 296
15.2.1 任務目標 296
15.2.2 設計參考 296
15.2.3 建議使用的EDA工具 297
15.2.4 基本SoC設計方案 297
15.2.5 實驗要求 299
15.3 項目進度管理 299
15.3.1 項目任務與進度階段 299
15.3.2 進度的管理 300
本章參考文獻 306
附錄A Pthread多執行緒編程接口 307
附錄B SoCLib系統支持包 310
