PoP疊層封裝工藝

市場及推動力

當前半導體封裝發展的趨勢是越來越多的向高頻、多晶片模組(MCM)，系統集成(SiP)封裝，堆疊封裝(PiP, PoP)發展，從而傳統的裝配等級越來越模糊，出現了半導體裝配與傳統電路板裝配間的集成，如倒裝晶片(Flip Chip)直接在終端產品裝配。半導體裝配設備中的特徵功能開始出現在多功能精細間距貼片機上，同時具有較高的精度，又有助焊劑套用的功能。可以說，元件堆疊技術是在業已成熟的倒裝晶片裝配技術上發展起來的。

自2003 年前元件堆疊技術大部分還只是套用在快閃記憶體及一些移動記憶卡中，2004 年開始出現了行動電話的邏輯運算單元和存儲單元之間的堆疊裝配。在此財政年度內整個堆疊技術市場的平均增長率達60%。預計到2009 年增長率達21%，其中行動電話對於堆疊裝配技術的套用將占整個技術市場的17%, 3G 手機，MPEG4 將大量採用此技術。

移動通信產品關鍵是要解決”頻寬”的問題，通俗的講就是高速處理信號的能力。這就需要新型的數位訊號處理器，解決方案之一就是在邏輯控制器上放置一枚存儲器(通常為動態存儲器)，實現了小型化，功能也得以強化。而成熟的倒裝晶片技術促成了這一技術大量套用的可能。基本上我們可以利用現有的SMT 現有的和下遊資源及現成的物流供應鏈導入此技術進行大批量生產。

封裝結構

元器件內晶片的堆疊大部分是採用金線鍵合的方式( Wire Bonding), 堆疊層數可以從2 層到8 層。STMICRO 聲稱迄今厚度達40 微米的晶片可以從兩個堆疊到八個(SRAM, flash, DRAM)，40 微米的晶片堆疊8 個總厚度為1.6mm，堆疊兩個厚度為0.8mm。

器件內置器件(PiP, Package in Package), 封裝內晶片通過金線鍵合堆疊到基板上,同樣的堆疊通過金線再將兩個堆疊之間的基板鍵合,然後整個封裝成一個元件便是PiP(器件內置器件)。PiP 封裝的外形高度較低，可以採用標準的SMT 電路板裝配工藝，單個器件的裝配成本較低。但由於在封裝之前單個晶片不可以單獨測試，所以總成本會高(封裝良率問題)，而且事先需要確定存儲器結構，器件只能由設計服務公司決定，沒有終端使用者選擇的自由。

元件堆疊裝配(PoP, Package on Package), 在底部元器件上面再放置元器件，邏輯+存儲通常為2到4 層，存儲型PoP 可達8 層。外形高度會稍微高些，但是裝配前各個器件可以單獨測試，保障了更高的良品率，總的堆疊裝配成本可降至最低。器件的組合可以由終端使用者自由選擇，對於3G 行動電話，數位相機等這是優選裝配方案。

各種堆疊封裝工藝成本比較

電路板裝配層次的 PoP

PoP疊層封裝工藝

市場及推動力

封裝結構

SMT工藝流程

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