《ModelSim電子系統分析及仿真（第2版）》是2014年2月電子工業出版社出版的圖書，作者是于斌、謝龍漢。
基本介紹
- 書名：ModelSim電子系統分析及仿真（第2版）
- 作者：于斌、謝龍漢
- ISBN：9787121219207
- 頁數：388頁
- 定價：59元
- 出版社：電子工業出版社
- 出版時間：2014年2月
- 開本：16開
內容簡介,圖書目錄,
內容簡介
ModelSim是優秀的HDL仿真軟體之一，它能提供友好的仿真環境，是業界唯一單核心支持VHDL和Verilog混合仿真的仿真器，它採用直接最佳化的編譯技術、Tcl/Tk技術和單一核心仿真技術，編譯仿真速度快，編譯的代碼與平台無關，便於保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟體。
本書以ModelSim SE 10.1c版軟體為平台，由淺入深、循序漸進地介紹ModelSim 10.1c軟體各部分知識，包括ModelSim 10.1c的基礎知識、選單命令、庫和工程的建立與管理、Verilog/VHDL檔案編譯仿真、採用多種方式分析仿真結果，以及與多種軟體聯合仿真等知識。書中配有大量插圖，並結合實例詳細地講解使用ModelSim進行仿真操作的基本知識和方法技巧，配書光碟中有本書實例操作的視頻講解，讀者能夠輕鬆學習。
本書在第一版的基礎上，綜合讀者建議、課題使用情況進行修訂完善，更多典型實例。
圖書目錄
目 錄
第1章 概述 1
1.1 IC設計與ModelSim 2
1.1.1 IC設計基本流程 2
1.1.2 ModelSim概述 3
1.2 ModelSim套用基本流程 5
1.3 ModelSim基本仿真流程 5
1.3.1 創建一個工作庫 6
1.3.2 編譯設計檔案 7
1.3.3 運行仿真 8
1.3.4 查看結果 9
1.4 ModelSim工程仿真流程 9
1.4.1 創建工程及工程庫 10
1.4.2 創建新檔案 11
1.4.3 載入設計檔案 12
1.4.4 編譯源檔案 13
1.4.5 運行仿真和查看結果 14
1.4.6 工程調試 14
第2章 操作界面 16
2.1 整體界面 17
2.2 選單欄 17
2.2.1 File選單 18
2.2.2 Edit選單 25
2.2.3 View選單 27
2.2.4 Compile選單 28
2.2.5 Simulate選單 30
2.2.6 Add選單 33
2.2.7 Tools選單 33
2.2.8 Layout選單 39
2.2.9 Bookmarks選單 39
2.2.10 Window選單 40
2.2.11 Help選單 41
2.3 工具列 42
2.4 標籤區 42
2.5 命令視窗 43
2.6 MDI視窗 44
2.6.1 源檔案視窗 44
2.6.2 波形視窗 45
2.6.3 列表視窗 46
2.6.4 數據流視窗 46
2.6.5 屬性視窗 47
2.6.6 進程視窗 48
2.6.7 對象視窗 48
2.6.8 存儲器視窗 48
2.6.9 原理圖視窗 49
2.6.10 觀察視窗 50
2.7 界面的設定 50
2.7.1 定製用戶界面 50
2.7.2 設定界面參數 52
第3章 工程和庫 54
3.1 ModelSim工程 55
3.1.1 刪除原有工程 55
3.1.2 開始一個新工程 55
3.1.3 工程標籤 57
3.1.4 工程編譯 58
3.1.5 仿真環境配置 61
3.1.6 工程檔案組織 63
3.1.7 工程及檔案屬性設定 64
實例3-1 工程檔案管理 69
3.2 ModelSim庫 73
3.2.1 概述 73
3.2.2 庫的創建及管理 74
3.2.3 資源庫管理 76
3.2.4 導入FPGA的庫 77
3.2.5 本節實例 78
第4章 ModelSim對不同語言的仿真 84
4.1 VHDL仿真 85
4.1.1 VHDL檔案編譯 85
4.1.2 VHDL設計最佳化 86
4.1.3 VHDL設計仿真 91
4.1.4 還原點和仿真恢復 96
4.1.5 TEXTIO的使用 97
實例4-1 VHDL設計的仿真全過程 99
4.2 Verilog仿真 104
4.2.1 Verilog檔案編譯 104
4.2.2 Verilog設計最佳化 105
4.2.3 Verilog設計仿真 106
4.2.4 還原點和仿真恢復 111
4.2.5 單元庫 111
4.2.6 系統任務和系統函式 112
4.2.7 編譯指令 114
實例4-2 32位浮點乘法器的Verilog
仿真過程 115
4.3 C調試 121
4.3.1 概述 121
4.3.2 C步進調試與調試設定 123
4.4 SystemC仿真 124
4.4.1 概述 124
4.4.2 SystemC檔案的編譯和連結 125
4.4.3 設計仿真和調試 130
4.4.4 常見錯誤 132
4.5 混合語言仿真 134
4.5.1 編譯過程與公共設計庫 134
4.5.2 映射數據類型 136
4.5.3 VHDL調用Verilog 139
4.5.4 Verilog調用VHDL 141
4.5.5 SystemC調用Verilog 141
4.5.6 Verilog調用SystemC 142
4.5.7 SystemC調用VHDL 143
4.5.8 VHDL調用SystemC 144
實例4-3 systemC與Verilog混合仿真
過程 145
第5章 利用ModelSim進行仿真分析 148
5.1 仿真概述 149
5.2 WLF檔案和虛擬對象 150
5.2.1 保存仿真狀態 150
5.2.2 Dataset結構 153
5.2.3 Dataset管理 154
5.2.4 虛擬對象 156
5.3 利用波形編輯器產生激勵 159
5.3.1 創建波形 159
5.3.2 編輯波形 165
5.3.3 導出激勵檔案並使用 168
5.4 採用描述語言生成激勵 170
5.5 ModelSim波形分析 175
5.5.1 波形視窗和列表視窗 175
5.5.2 時間標記 178
5.5.3 視窗的縮放 178
5.5.4 在視窗中搜尋 180
5.5.5 視窗的格式編排 181
5.5.6 波形和列表的保存 184
5.5.7 信號匯流排 186
5.5.8 游標操作 186
5.5.9 其他功能 187
5.5.10 波形比較 188
5.6 存儲器的查看和操作 194
5.6.1 存儲器的查看 194
5.6.2 存儲數據的導出 196
5.6.3 存儲器初始化 197
5.6.4 存儲器調試 198
5.7 數據流視窗的使用 199
5.7.1 概述 199
5.7.2 設計連通性分析 200
5.7.3 信號追蹤和查找 201
5.7.4 設定和保存列印 203
5.7.5 本節實例 204
5.8 原理圖視窗的使用 208
5.9 ModelSim的剖析工具 211
5.9.1 運行性能剖析和存儲器剖析 211
5.9.2 查看性能剖析結果 212
5.9.3 查看存儲器剖析報告 215
5.9.4 保存結果 216
5.10 覆蓋率檢測 217
5.10.1 啟用代碼覆蓋 217
5.10.2 覆蓋率的查看 222
5.10.3 覆蓋率檢測的過濾 225
5.10.4 覆蓋信息報告 227
5.11 信號探測 230
5.12 採用JobSpy控制批處理仿真 232
5.12.1 JobSpy功能與流程 233
5.12.2 運行JobSpy 233
5.13 綜合實例 235
實例5-1 三分頻時鐘的分析 235
實例5-2 同步FIFO的仿真分析 242
實例5-3 基2的SRT除法器的仿真
分析 248
第6章 ModelSim的協同仿真 256
6.1 ModelSim與Debussy的
協同仿真 257
6.1.1 Debussy工具介紹 257
6.1.2 Debussy配置方法 261
實例6-1 與Debussy的協同仿真 264
6.2 ModelSim與Matlab的協同
仿真 271
實例6-2 與Matlab的協同仿真 274
實例6-3 與Simulink的協同仿真 278
實例6-4 使用cosimWizard進行
協同仿真 286
第7章 ModelSim對不同公司器件的
後仿真 294
7.1 ModelSim對Altera器件的
後仿真 295
7.1.1 QuartusⅡ簡介 295
7.1.2 後仿真流程 297
實例7-1 直接採用QuartusⅡ調用
ModelSim進行仿真 298
實例7-2 先用QuartusⅡ創建工程，再用
ModelSim進行時序仿真 310
7.2 ModelSim對Xilinx器件的
後仿真 317
7.2.1 ISE簡介 317
7.2.2 後仿真流程 319
實例7-3 用ISE對全加器進行時序
仿真 319
實例7-4 用ISE直接調用ModelSim
進行時序仿真 327
7.3 ModelSim對Lattice器件的
後仿真 336
7.3.1 Diamond簡介 336
7.3.2 後仿真流程 337
實例7-5 用Diamond對全加器進行
時序仿真 337
實例7-6 用Diamond完成布局繞線，使用
ModelSim進行時序仿真 343
7.4 ModelSim對Actel器件的後仿真 345
實例7-7 用Libero IDE調用ModelSim
進行時序仿真 346
第8章 ModelSim的檔案和腳本 354
8.1 SDF檔案 355
8.1.1 SDF檔案的指定和編譯 355
8.1.2 VHDL的SDF 357
8.1.3 Verilog的SDF 357
8.1.4 SDF檔案信息 359
8.2 VCD檔案 361
8.2.1 創建一個VCD檔案 361
8.2.2 使用VCD作為激勵 363
8.2.3 VCD任務 364
8.2.4 連線埠驅動數據 365
8.3 Tcl和DO檔案 367
8.3.1 Tcl命令 367
8.3.2 Tcl語法 367
8.3.3 ModelSim的Tcl時序命令 368
8.3.4 宏命令 369
8.3.5 本節實例 371
