Intel FPGA/CPLD設計（基礎篇）

內容簡介

本書結合作者多年工作經籃捉催驗，系統地介紹了FPGA/CPLD的基本設計方法。在介紹FPGA/CPLD概盼廈設念的基礎上，介紹了Intel主流FPGA/CPLD的結構與特點，並通過豐富的實例講解Quartus II與ModelSim、Synplify Pro等常用EDA工具的開發流程。

本書所有實例的完整工程、原始碼和使用說明檔案，都以雲存儲的方式存放在雲端，讀者可以通過掃描二維碼的方式進行下載。

本書可作為高等院校通信工程、電子工程、計算機、微電子與煮紙挨半導體等專業的教材，也可作為硬體工程師和IC工程師的實用工具書。

圖書目錄

第 1章 FPGA/CPLD簡介 1

1.1 可程式檔乎邏輯設計技術簡介 1

1.1.1 可程式邏輯器件發展簡史 1

1.1.2 可程式邏輯器件分類 2

1.2 FPGA帶來的優勢 2

1.3 FPGA/CPLD的基本結構 3

1.3.1 FPGA的基本結構 3

1.3.2 CPLD的基本結構 7

1.3.3 FPGA和CPLD的比較 9

1.4 FPGA/CPLD的設計流程 10

1.5 FPGA/CPLD的常用開發工具 14

1.6 下一代可程式邏輯設計技術展望 18

1.6.1 下一代可程式邏輯器件硬體上的四大發展趨勢 18

1.6.2 下一代EDA軟體設計方法發展趨勢 23

1.7 小結 27

1.8 問題與思考 27

第 2章 Altera FPGA/CPLD的結構 28

2.1 Altera高密度FPGA 28

2.1.1 主流高端FPGA──Stratix V E/GX/GT/GS 28

2.1.2 內嵌10Gbit/s高速串列收發器的FPGA──Stratix IV GT 50

2.1.3 內嵌高速串列收發器的員才拘中端FPGA──ArriaII GX 53

2.2 Altera低成本FPGA 53

2.3 Altera的乃地地蜜CPLD器件 59

2.4 小結 62

2.5 問題與思考 62

第3章 Altera Quartus II開發流程 63

3.1 Quartus II軟體綜述 63

3.1.1 Quartus II軟體的功能 63

3.1.2 Quartus II軟體的用戶界面 65

3.2 設計輸入 68

3.2.1 設計輸入方式 70

3.2.2 設計規劃 71

3.2.3 設計輸入檔案實例 71

3.2.4 設計約束 73

3.3 綜只鍵微才合 79

3.3.1 使用Quartus II軟體集成綜合 79

3.3.2 控制綜合 79

3.3.3 綜合實例 84

3.3.4 第三方綜合工具 85

3.4 布局布線 86

3.4.1 設定布局布線參數 86

3.4.2 布局布線實例 90

3.4.3 增量布局布線 91

3.4.4 反標保留分配 91

3.5 仿真 92

3.5.1 建立矢量源檔案 92

3.5.2 仿真實例 95

3.6 編程與配置 96

3.6.1 建立編程檔案 96

3.6.2 器件編程和配置 98

3.7 案例分析：濾波器的設計 100

3.7.1 第 1個濾波器 100

3.7.2 第 2個濾波器：插入流水 103

3.7.3 第3個濾波器：對稱結構 105

3.7.4 第4個濾波器：脈動濾波器（Systolic Filter） 106

3.7.5 第5個濾波器：對稱反向結構脈動濾波器 107

3.7.6 案例總結 109

3.8 小結 109

3.9 問題與思考 109

第4章 Altera的IP工具 110

4.1 IP的概念和Altera的IP 110

4.1.1 IP的概念 110

4.1.2 Altera可提供的IP 111

4.1.3 Altera IP在設計中的作用 113

4.2 使用Altera的基本宏功能 114

4.2.1 定製基本宏功能 115

4.2.2 實現基本宏功能 119

4.2.3 設計實例 122

4.3 使用Altera的IP核 125

4.3.1 定製IP核 125

4.3.2 實現IP核 129

4.3.3 設計實例 130

4.4 小結 131

4.5 問題與思考 131

第5章 Quartus II的常用輔助設計工具 132

5.1 I/O分配驗證 132

5.1.1 I/O分配驗證功能簡介 133

5.1.2 I/O分配驗證流程 133

5.1.3 用於I/O分配驗證的輸入 136

5.1.4 運行I/O分配驗證 137

5.2 功率分析 139

5.2.1 Excel-based功率計算器 139

5.2.2 Simulation-based功率估算 141

5.3 RTL閱讀器 142

5.3.1 RTL閱讀器簡介 142

5.3.2 RTL閱讀器用戶界面 143

5.3.3 原理圖的分頁和模組層次的切換 144

5.3.4 過濾原理圖 145

5.3.5 將原理圖中的節點定位到源設計檔案 147

5.3.6 在原理圖中查找節點或網線 147

5.3.7 使用RTL閱讀器分析設計中的問題 148

5.4 SignalProbe及SignalTap II邏輯分析器 148

5.4.1 SignalProbe 148

5.4.2 SignalTap II 151

5.5 時序收斂平面布局規劃器（Timing Closure Floorplan） 157

5.5.1 使用Timing Closure Floorplan分析設計 158

5.5.2 使用Timing Closure Floorplan最佳化設計 164

5.6 Chip Editor底層編輯器 164

5.6.1 Chip Editor功能簡介 164

5.6.2 使用Chip Editor的設計流程 165

5.6.3 Chip Editor視圖 166

5.6.4 資源特性編輯器 168

5.6.5 Chip Editor的一般套用 172

5.7 工程更改管理（ECO） 172

5.7.1 ECO簡介 173

5.7.2 ECO的套用範圍 173

5.7.3 ECO的操作流程 174

5.7.4 使用Change Manager查看和管理更改 175

5.7.5 ECO驗證 176

5.8 小結 176

5.9 問題與思考 176

第6章編程與配置 177

6.1 配置Altera FPGA 177

6.1.1 配置方式 177

6.1.2 主動串列（AS） 183

6.1.3 被動串列（PS） 186

6.1.4 快速被動並行（FPP） 188

6.1.5 被動並行異步（PPA） 189

6.1.6 JTAG配置方式 191

6.1.7 ByteBlaster II下載電纜 192

6.1.8 配置晶片 194

6.2 配置檔案和軟體支持 194

6.2.1 軟體支持 194

6.2.2 配置檔案 196

6.3 單板設計及調試注意事項 199

6.3.1 配置的可靠性 200

6.3.2 單板設計要點 200

6.3.3 調試建議 201

6.4 小結 203

6.5 問題與思考 203

第7章第三方EDA工具 204

7.1 第三方EDA工具綜述 204

7.1.1 NativeLink與WYSIWYG 204

7.1.2 3種EDA工具的使用流程 205

7.1.3 Quartus II支持的第三方工具 205

7.2 仿真的概念與ModelSim仿真工具 207

7.2.1 仿真簡介 207

7.2.2 仿真的切入點 208

7.2.3 ModelSim仿真工具的不同版本 210

7.2.4 ModelSim的圖形用戶界面 210

7.2.5 ModelSim的基本仿真步驟 221

7.2.6 使用ModelSim進行功能仿真 226

7.2.7 使用ModelSim進行時序仿真 230

7.2.8 ModelSim仿真工具**套用 232

7.3 綜合的概念與Synplify/Synplify Pro綜合工具 242

7.3.1 Synplify/Synplify Pro的功能與特點 242

7.3.2 Synplify Pro的用戶界面 248

7.3.3 Synplify Pro綜合流程 251

7.3.4 Synplify Pro的其他綜合技巧 272

7.4 小結 284

7.5 問題與思考 284

Intel FPGA/CPLD設計（基礎篇）

基本介紹

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