CPU設計實踐教程——從數字電路到計算機組成

《CPU設計實踐教程——從數字電路到計算機組成》是2020年清華大學出版社出版的圖書。

基本介紹

• 中文名：CPU設計實踐教程——從數字電路到計算機組成
• 出版時間：2020年
• 出版社：清華大學出版社
• ISBN：9787302548195
• 定價：52.66 元 
• 開本：16 開

內容簡介

本書以設計能運行31條MIPS指令的單周期和多周期Minisys-1 CPU為最終目標，力求做到課程實踐的貫通性，將與CPU設計相關的“數字邏輯電路實驗”、“計算機組成原理實驗”和“計算機組成課程設計”三門實踐課的內容打通，做到自底向上，層層遞進，逐步完善。本書可作為高等院校計算機專業“數字邏輯電路實驗”、“計算機組成原理實驗”和“計算機組成課程設計”三門實踐課的教材，對工程技術人員也具有參考價值。

圖書目錄

第1章概述

1.1計算機系統概述

1.1.1計算機系統層次

1.1.2計算機硬體的基礎部件

1.1.3計算機系統組成

1.1.4計算機存儲結構類型

1.1.5計算機指令集類型

1.1.6單周期、多周期和流水線處理器

1.1.7思考與拓展

1.2EDA工具及其運用

1.2.1EDA工具的分類

1.2.2EDA技術的運用

1.2.3思考與拓展

第2章Minisys實驗板介紹

2.1Minisys實驗板概述

2.1.1主晶片XC7A100T關鍵資源

2.1.2Minisys實驗板資源

2.2Minisys板上存儲器

2.2.1DDR3 SDRAM

2.2.2SRAM

2.2.3Flash Memory

2.3時鐘

2.4基本I/O設備

2.4.1撥碼開關與LED燈

2.4.2按鍵開關

2.4.34×4矩陣鍵盤

2.4.47段數碼管

2.4.5VGA模組

2.4.6蜂鳴器

2.4.7麥克風

2.4.8思考與拓展

第3章Verilog HDL語言基礎

3.1Verilog HDL設計初步

3.1.1Verilog HDL設計流程簡介

3.1.2Verilog HDL語言與C語言的比較

3.1.3基本的Verilog HDL模組

3.2Verilog HDL語言要素

3.2.1詞法

3.2.2數據類型

3.2.3暫存器和存儲器

3.3Verilog HDL的描述風格

3.3.1結構描述方式

3.3.2數據流描述方式

3.3.3行為描述方式

3.4Verilog HDL的行為語句

3.4.1結構說明語句

3.4.2塊語句

3.4.3賦值語句

3.4.4條件分支語句

3.4.5循環控制語句

3.4.6編譯預處理語句

3.4.7思考與拓展

3.5有限狀態機

3.5.1有限狀態機的基本概念

3.5.2用Verilog HDL語言設計有限狀態機

第4章數字邏輯電路實驗

4.1Vivado工具與Verilog HDL語言的使用

4.1.1撥碼開關與LED燈——熟悉Vivado和實驗台

4.1.2可配置輸入連線埠數和數據寬度的“與門”IP核設計

4.1.3多種基本門電路的IP核設計

4.1.474系列基本邏輯門電路晶片的設計

4.2多路選擇器的設計與IP核封裝

4.2.11位2選1多路選擇器——使用IP核

4.2.2可配置輸入連線埠數和數據位寬的多選1多路選擇器——IP核設計

4.2.38選1多路選擇器74151晶片的設計

4.2.432位多路選擇器的設計

4.3解碼器、比較器和編碼器的設計

4.3.174138解碼器的設計

4.3.274682比較器的設計

4.3.3優先編碼器的設計

4.4加法器的設計

4.5鎖存器和觸發器的設計

4.5.1同步RS觸發器設計

4.5.2異步清零和置1的D觸發器設計

4.6暫存器檔案的設計

4.6.1帶有異步清零和wen使能端的D觸發器的設計

4.6.28位暫存器的設計

4.6.3暫存器檔案的設計

4.7分頻器、計數器和脈衝寬度調製器的設計

4.7.1分頻器的設計

4.7.2計數器的設計

4.7.3帶模計數器的設計

4.7.4脈衝寬度調製器的設計

4.88位7段數碼管控制的設計

4.8.11位7段數碼管控制器的設計

4.8.28位7段數碼管控制器的設計

4.8.3六十進制數字時鐘的設計

4.9移位暫存器的設計

4.9.14位移位器的設計

4.9.2並轉串輸出模組的設計

4.9.38位桶形移位器的設計

4.9.432位桶形移位器的設計

4.10狀態機的設計

4.10.1摩爾狀態機檢測“1101”序列

4.10.2米里狀態機檢測“1101”序列

4.11綜合實驗： 一個邏輯電路小系統的設計

第5章計算機組成部件實驗

5.1加減法器的設計

5.1.1可變位寬的加減法器IP核的設計

5.1.28位加減法器的設計

5.2乘法器的設計

5.2.1無符號數乘法器的設計

5.2.2有符號數乘法器的設計

5.2.3利用Vivado自帶的乘法器IP核進行乘法器的設計

5.3除法器的設計

5.3.1無符號數除法器的設計

5.3.2有符號數除法器的設計

5.4運算器的設計

5.4.18位運算器的設計

5.4.2用Block Design設計8位運算器

5.5存儲器的擴展

5.5.1使用IP核和存儲器位擴展技術設計存儲器

5.5.2使用IP核和存儲器字擴展技術設計存儲器

第6章Minisys1單周期CPU的設計

6.1CPU的結構與工作原理

6.1.1CPU的功能與結構

6.1.2CPU的工作原理

6.2CPU的設計流程

6.2.1分析指令系統

6.2.2確定CPU結構的參數

6.2.3設計數據通路

6.2.4設計解碼單元和控制單元

6.3目標系統Minisys1概述

6.4Minisys1 的暫存器和指令系統

6.4.1Minisys1的暫存器組

6.4.2Minisys1的指令系統概述

6.4.3Minisys1指令集詳解

6.5Minisys1單周期CPU設計

6.5.1預備知識

6.5.2Minisys1數據通路的設計

6.5.3創建Minisys項目

6.5.4Minisys1控制單元的設計

6.5.5Minisys1時鐘的設計

6.5.6Minisys1程式ROM單元的設計

6.5.7Minisys1取指單元的設計

6.5.8Minisys1解碼單元的設計

6.5.9Minisys1執行單元的設計

6.5.10Minisys1存儲單元的設計

6.6Minisys1 CPU的簡單接口的設計

6.6.1為Minisys1加I/O功能

6.6.224位LED的設計

6.6.324位撥碼開關的設計

6.6.4思考與拓展

6.7Minisys1 CPU的頂層設計與下載

6.7.1頂層檔案的設計

6.7.2頂層檔案的仿真

6.7.3整體項目的下板驗證

第7章Minisys1彙編語言程式設計

7.1Minisys1 彙編語言

7.1.1指令的彙編語句格式

7.1.2彙編偽指令

7.1.3彙編程式結構

7.2Minisys1彙編程式設計

7.2.1程式常見功能的Minisys1彙編語言實現

7.2.2Minisys1彙編練習

第8章多周期Minisys1 CPU的設計

8.1多周期CPU的基本結構

8.1.1多周期CPU的基本思想

8.1.2多周期CPU的基本結構

8.2多周期CPU的設計

8.2.1數據通路修改

8.2.2多周期Minisys1狀態機設計

8.2.3相關部件的修改

參考文獻