CMOS積體電路EDA技術

內容簡介

電子設計自動化蘭照仔（EDA）工具主要是指以計算機為工作平台，融合套用電子技術、計算機技術、智慧型化技術新成果而研製成的電子輔助軟體包。該軟體包可以使設計者在虛擬的計算機環境中進行早期的設計驗證，有效縮短電路實體疊代驗證的時間，提高積體電路晶片設計的成功率。一款成功的積體電路晶片源於無數工程師成功的設計，而成功的設計在很大程度上又取決於有效、成熟的積體電路EDA設計工具。本書根據普通高校微電子學與固體電子學（積體電路設計）專業的課堂教學和實驗要求，以提高奔廈殼實際工程設計能力為目迎淚整的，採取循序漸進的方式，介紹進行CMOS積體電路設計的EDA工具。主要分為EDA設計工具概述、模擬積體電路EDA技術和數字積體電路EDA技術三大部探雄鞏棵分。在模擬積體電路方面，依據模擬積體電路：電路前仿真—乃鑽海喇物理版圖設計—參數提取及後仿真的設計流程，詳細介紹了包括電路設計及仿真工具CadenceSpectre、版圖設計工具CadenceVirtusuo、版圖驗證及參數提取工具MentorCalibre在內各工具的基本知識和使用方法。數字積體電路方面，根據代碼仿真、邏輯綜合、數字後端物理層設計流程，依次仔喇刪介紹RTL仿真工具Modelsim、邏輯綜合工具DesignCompiler、數字後端版圖工具ICCompiler和Encounter四大類設計工具。

書中配以電路設計實例進一步分析各種EDA工具的設計輸入方法和技巧，形成一套完整的CMOS積體電路設計工具流程。

圖書目錄

前言

第1章CMOS積體電路EDA技術1

1.1CMOS積體電路EDA技術概述1

1.2CMOS模擬積體電路設計流程3

1.3CMOS模擬積體電路EDA工具分類5

1.4CMOS數字積體電路設計流程8

1.5CMOS數字積體電路EDA工具分類11

1.6小結13

第2章模擬電路設計及仿真工具Cadence Spectre14

2.1Spectre的特點14

2.2Spectre的仿真設計方法16

2.3Spectre與其他EDA軟體的連線17

2.4Spectre的基本操作18

2.4.1Cadence Spectre啟動設定18

2.4.2Spectre主視窗和選項介紹19

2.4.3設計庫管理器介紹22

2.4.4電路圖編輯器介紹25

2.4.5模擬設計環境介紹29

2.4.6波形顯示視窗介紹32

2.4.7波形計算器介紹37

2.5Spectre庫中的基本器件42

2.5.1無源器件42

2.5.2有源器件42

2.5.3信號源43

2.6低壓差線性穩壓器的設計與仿真45

2.7小結53

第3章Cadence Virtuoso版圖設計工具54

3.1Virtuoso界面介紹54

3.1.1視窗標題欄56

3.1.2狀態欄57

3.1.3選單欄57

3.1.4圖示選單65

3.1.5設計區域67

3.1.6游標和指針67

3.1.7滑鼠狀態68

3.1.8提示欄69

3.1.9層選擇視窗69

3.2Virtuoso基本操作71

3.2.1創建矩形71

3.2.2創建多邊形72

3.2.3創請謎建路徑73

3.2.4創建標識名74

3.2.5創建器件和陣列74

3.2.6創建接觸孔76

3.2.7創建圓形圖形76

3.2.8移動命令78

3.2.9複製命令79

3.2.10拉伸命令79

3.2.11刪除命令80

3.2.12合併命令80

3.2.13選擇和放棄選擇命令81

3.2.14改變層次關係命令82

3.2.15切割命令84

3.2.16旋轉命令85

3.2.17屬性命令86

3.2.18分離命令87

3.3運算放大器版圖設計實例88

3.3.1NMOS電晶體版圖設計88

3.3.2運算放大器的版圖設計94

3.4小結102

第4章模擬版圖驗證及參數提取工具Mentor Calibre103

4.1Mentor Calibre版圖驗證工具調用103

4.1.1Virtuoso Layout Editor工具啟動103

4.1.2採用Calibre圖形界面啟動106

4.1.3採用Calibre View查看器啟動106

4.2Mentor Calibre DRC驗證108

4.2.1Calibre DRC驗證簡介108

4.2.2Calibre DRC界面介紹110

4.2.3Calibre DRC驗證流程舉例116

4.3Mentor Calibre LVS驗證125

4.3.1Calibre LVS驗證簡介125

4.3.2Calibre LVS界面介紹126

4.3.3Calibre LVS驗證流程舉例137

4.4Mentor Calibre寄生參數提取146

4.4.1Calibre PEX驗證簡介146

4.4.2Calibre PEX界面介紹147

4.4.3Calibre PEX流程舉例157

4.5小結163

第5章數字電路設計及仿真工具 Modelsim164

5.1數字電路設計及仿真概述164

5.2數字電路設計方法164

5.2.1硬體描述語言Verilog的特點及規範165

5.2.2硬體描述語言Verilog的可綜合設計173

5.2.3硬體描述語言設計實例174

5.3數字電路仿真工具Modelsim179

5.3.1Modelsim特點與套用179

5.3.2Modelsim的基本使用182

5.3.3Modelsim的進階使用192

5.4小結207

第6章數字邏輯綜合及Design Compiler208

6.1邏輯綜合概述208

6.1.1邏輯綜合的定義及發展歷程208

6.1.2邏輯綜合的流程209

6.2Design Compiler簡介210

6.2.1Design Compiler的功能210

6.2.2Design Compiler的使用模式211

6.2.3DC-Tcl簡介212

6.3Design Compiler綜合設計216

6.3.1啟動工具及初始環境配置216

6.3.2綜合庫218

6.3.3Design Compiler綜合流程219

6.4靜態時序分析與設計約束227

6.4.1靜態時序分析227

6.4.2亞穩態229

6.4.3時鐘的約束229

6.4.4輸入輸出路徑的約束231

6.4.5組合邏輯路徑的約束232

6.4.6時間預算233

6.4.7設計環境約束234

6.4.8多時鐘同步設計約束237

6.4.9異步設計約束239

6.4.10多時鐘的時序約束240

6.5基於狀態機的交通燈綜合242

6.6小結246

第7章數字電路物理層設計工具IC Compiler247

7.1IC Compiler簡介247

7.2ICC物理層設計的數據準備249

7.2.1邏輯層數據249

7.2.2物理層數據250

7.2.3設計數據250

7.3創建設計資料庫與後端數據的設定251

7.3.1邏輯庫設定251

7.3.2物理庫設定251

7.3.3其他檔案設定252

7.3.4創建設計資料庫252

7.3.5庫檔案檢查252

7.3.6網表導入252

7.3.7Tlu+檔案設定與檢查253

7.3.8電源網路設定253

7.3.9TIE單元設定254

7.3.10導入SDC檔案並進行時序約束檢查254

7.3.11定時序最佳化參數255

7.4不同PVT角下綜合最佳化的設定方法257

7.4.1scenario的建立258

7.4.2PVT角設定258

7.5宏單元與IO布局260

7.5.1IO布局與晶片布局空間創建260

7.5.2宏單元的擺放261

7.6電源網路的設計與分析262

7.6.1設計電源和地環262

7.6.2設計電源和地條262

7.6.3連線宏單元和標準單元263

7.7標準單元的布局與最佳化264

7.7.1檢查是否需要添加tap cell265

7.7.2spare cell的標識265

7.7.3檢查設計輸入檔案與約束265

7.7.4確認所有路徑已經被正確地設定265

7.8時鐘樹綜合與最佳化267

7.8.1綜合前的檢查267

7.8.2時鐘樹綜合設定267

7.8.3執行時鐘樹綜合核心命令270

7.9晶片布線與最佳化271

7.9.1布線前的檢查271

7.9.2ICC布線相關設定271

7.9.3天線效應簡介與設定273

7.9.4執行布線命令274

7.10晶片ECO與設計檔案導出275

7.10.1Freeze silicon ECO275

7.10.2unconstrained ECO275

7.10.3設計結果導出276

7.11小結276

第8 章數字電路物理層設計工具Encounter277

8.1Encounter工具發展歷史277

8.2Encounter設計流程介紹278

8.3數據準備279

8.3.1設計數據279

8.3.2邏輯庫數據280

8.3.3物理庫數據281

8.3.4數據準備常用的指令與流程281

8.4布圖規劃與布局285

8.4.1布圖與IO排布285

8.4.2電源網路設計287

8.4.3標準單元的布局與最佳化 287

8.4.4布圖規劃與布局常用指令與流程288

8.5時鐘樹綜合295

8.5.1時鐘樹綜合簡介295

8.5.2時鐘樹流程與最佳化297

8.6晶片布線299

8.6.1晶片布線工具簡介299

8.6.2特殊布線299

8.6.3一般布線300

8.6.4晶片布線流程與最佳化300

8.7晶片ECO與DFM302

8.7.1ECO流程與最佳化302

8.7.2DFM流程與最佳化305

8.8小結305

CMOS積體電路EDA技術

基本介紹

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