《CMOS晶片結構與製造技術》是2021年電子工業出版社出版的圖書，作者是潘桂忠。
基本介紹
- 中文名：CMOS晶片結構與製造技術
- 作者：潘桂忠
- 類別：工業技術
- 出版社：電子工業出版社
- 出版時間：2021年12月
- 頁數：384 頁
- 定價：158 元
- 開本：16 開
- 裝幀：平塑
- ISBN：9787121425004
內容簡介,作者簡介,圖書目錄,
內容簡介
本書從CMOS晶片結構技術出發，系統地介紹了微米?p亞微米?p深亞微米及納米CMOS製造技術，內容包括單阱 CMOS?p雙阱CMOS?pLV/HV 兼容 CMOS?pBiCMOS?pLV/HV兼容BiCMOS，以及LV/HV兼容BCD製造技術。全書各章都採用由CMOS晶片主要元器件?p製造技術及主要參數所組成的綜合表，從晶片結構出發，利用計算機和它所提供的軟體，描繪出晶片製造的各工序剖面結構，從而得到製程剖面結構。書中給出了100種典型CMOS晶片結構，介紹了各種典型製造技術，並描繪出50種製程剖面結構。深入地了解晶片製程剖面結構，對於電路設計?p晶片製造?p良率提升?p產品質量提高及電路失效分析等都是十分重要的。本書技術含量高，非常實用，可作為晶片設計?p製造?p測試及可靠性等方面工程技術人員的重要參考資料，也可作為微電子專業高年級本科生的重要參考書，還可供信息領域其他專業的學生和相關科研人員?p工程技術人員參考。
作者簡介
潘桂忠，男，工作期間主要從事積體電路設計，工藝技術，晶片結構，電路研製以及生產等領域工作，退休後受聘於各單位(北電或新茂半導體公司，清華大學微電子所，華大ＩＣ設計中心在滬分公司，復華公司以及上海五官科醫院等)任高級技術顧問。曾在國內不同刊物上發表論文50餘篇，曾編著《MOS積體電路結構與製造技術》《MOS積體電路工藝與製造技術》等書。
圖書目錄
第1章 LSI/VLSI製造基本技術 1
1.1 基礎工藝技術 1
1.1.1 基礎工藝技術 1
1.1.2 工藝製程 3
1.1.3 工藝一體化 4
1.2 器件隔離技術 4
1.2.1 LOCOS隔離 4
1.2.2 淺槽隔離 6
1.2.3 PN結隔離 7
1.3 襯底與阱技術 8
1.3.1 CMOS工藝與阱的形成 8
1.3.2 可靠性與阱技術 10
1.3.3 外延與SOI襯底 10
1.4 柵與源?p漏結的形成技術 11
1.4.1 柵工藝 11
1.4.2 源?p漏結構的形成 12
1.4.3 漏極技術 13
1.5 接觸的形成與多層布線技術 13
1.5.1 接觸的形成 14
1.5.2 金屬化系統 14
1.5.3 多層布線工藝與平坦化技術 14
1.6 BiCMOS技術 15
1.7 LV/HV兼容技術 16
1.7.1 LV/HV兼容CMOS 16
1.7.2 LV/HV兼容BiCMOS 17
1.7.3 LV/HV兼容BCD 18
1.8 MOS積體電路工藝設計 19
1.8.1 矽襯底參數設計 20
1.8.2 柵介質材料 20
1.8.3 柵電極材料 21
1.8.4 閾值電壓設計 21
1.8.5 工藝參數設計 22
1.9 MOS積體電路設計與製造技術關係 24
1.9.1 晶片結構及其參數 25
1.9.2 晶片結構技術 25
1.9.3 晶片製造 26
第2章 單阱CMOS晶片與製程剖面結構 28
2.1 P-Well CMOS（A） 28
2.1.1 晶片平面/剖面結構 29
2.1.2 工藝技術 32
2.1.3 工藝製程 32
2.2 P-Well CMOS（B） 34
2.2.1 晶片剖面結構 34
2.2.2 工藝技術 35
2.2.3 工藝製程 38
2.3 P-Well CMOS（C） 39
2.3.1 晶片剖面結構 40
2.3.2 工藝技術 40
2.3.3 工藝製程 43
2.4 HV P-Well CMOS 45
2.4.1 晶片剖面結構 46
2.4.2 工藝技術 46
2.4.3 工藝製程 49
2.5 N-Well CMOS（A） 51
2.5.1 晶片平面/剖面結構 52
2.5.2 工藝技術 55
2.5.3 工藝製程 55
2.6 N-Well CMOS（B） 57
2.6.1 晶片剖面結構 57
2.6.2 工藝技術 58
2.6.3 工藝製程 61
2.7 N-Well CMOS（C） 62
2.7.1 晶片剖面結構 63
2.7.2 工藝技術 63
2.7.3 工藝製程 66
2.8 HV N-Well CMOS 67
2.8.1 晶片剖面結構 68
2.8.2 工藝技術 69
2.8.3 工藝製程 71
第3章 雙阱CMOS晶片與製程剖面結構 73
3.1 亞微米CMOS（A） 74
3.1.1 晶片平面/剖面結構 75
3.1.2 工藝技術 79
3.1.3 工藝製程 80
3.2 亞微米CMOS（B） 81
3-2-1 晶片剖面結構 82
3.2.2 工藝技術 82
3.2.3 工藝製程 85
3.3 亞微米CMOS（C） 87
3.3.1 晶片剖面結構 87
3.3.2 工藝技術 88
3.3.3 工藝製程 91
3.4 深亞微米CMOS（A） 93
3.4.1 晶片剖面結構 94
3.4.2 工藝技術 94
3.4.3 工藝製程 97
3.5 深亞微米CMOS（B） 99
3.5.1 晶片剖面結構 99
3.5.2 工藝技術 100
3.5.3 工藝製程 103
3.6 深亞微米CMOS（C） 105
3.6.1 晶片剖面結構 106
3.6.2 工藝技術 106
3.6.3 工藝製程 111
3.7 納米CMOS（A） 112
3.7.1 晶片剖面結構 113
3.7.2 工藝技術 114
3.7.3 工藝製程 115
3.8 納米CMOS（B） 118
3.8.1 晶片剖面結構 119
3.8.2 工藝技術 120
3.8.3 工藝製程 122
3.9 納米CMOS（C） 124
3.9.1 晶片剖面結構 125
3.9.2 工藝技術 125
3.9.3 工藝製程 129
3.10 納米CMOS（D） 130
3.10.1 晶片剖面結構 131
3.10.2 工藝技術 132
3.10.3 工藝製程 137
第4章 LV/HV兼容CMOS晶片與製程剖面結構 139
4.1 LV/HV P-Well CMOS（A） 140
4.1.1 晶片平面/剖面結構 140
4.1.2 工藝技術 141
4.1.3 工藝製程 145
4.2 LV/HV P-Well CMOS（B） 147
4.2.1 晶片剖面結構 148
4.2.2 工藝技術 148
4.2.3 工藝製程 151
4.3 LV/HV P-Well CMOS（C） 152
4.3.1 晶片剖面結構 153
4.3.2 工藝技術 154
4.3.3 工藝製程 157
4.4 LV/HV N-Well CMOS（A） 158
4.4.1 晶片剖面結構 159
4.4.2 工藝技術 160
4.4.3 工藝製程 163
4.5 LV/HV N-Well CMOS（B） 164
4.5.1 晶片剖面結構 165
4.5.2 工藝技術 166
4.5.3 工藝製程 168
4.6 LV/HV N-Well CMOS（C） 170
4.6.1 晶片剖面結構 171
4.6.2 工藝技術 171
4.6.3 工藝製程 174
4.7 LV/HV Twin-Well CMOS（A） 176
4.7.1 晶片剖面結構 177
4.7.2 工藝技術 177
4.7.3 工藝製程 181
4.8 LV/HV Twin-Well CMOS（B） 182
4.8.1 晶片剖面結構 183
4.8.2 工藝技術 184
4.8.3 工藝製程 187
第5章 BiCMOS晶片與製程剖面結構 189
5.1 P-Well BiCMOS[C] 190
5.1.1 晶片平面/剖面結構 191
5.1.2 工藝技術 195
5.1.3 工藝製程 196
5.2 P-Well BiCMOS[B]-（A） 197
5.2.1 晶片剖面結構 198
5.2.2 工藝技術 199
5.2.3 工藝製程 202
5.3 P-Well BiCMOS[B]-（B） 203
5.3.1 晶片剖面結構 204
5.3.2 工藝技術 205
5.3.3 工藝製程 208
5.4 N-Well BiCMOS[C] 210
5.4.1 晶片剖面結構 210
5.4.2 工藝技術 211
5.4.3 工藝製程 213
5.5 N-Well BiCMOS[B]-（A） 215
5.5.1 晶片剖面結構 216
5.5.2 工藝技術 216
5.5.3 工藝製程 220
5.6 N-Well BiCMOS[B]-（B） 222
5.6.1 晶片剖面結構 222
5.6.2 工藝技術 223
5.6.3 工藝製程 227
5.7 Twin-Well BiCMOS[B]-（A） 229
5.7.1 晶片剖面結構 230
5.7.2 工藝技術 230
5.7.3 工藝製程 234
5.8 Twin-Well BiCMOS[B]-（B） 236
5.8.1 晶片剖面結構 237
5.8.2 工藝技術 237
5.8.3 工藝製程 241
第6章 LV/HV兼容BiCMOS晶片與製程剖面結構 244
6.1 LV/HV P-Well BiCMOS[C] 244
6.1.1 晶片平面/剖面結構 245
6.1.2 工藝技術 245
6.1.3 工藝製程 250
6.2 LV/HV P-Well BiCMOS[B]-（A） 251
6.2.1 晶片剖面結構 252
6.2.2 工藝技術 252
6.2.3 工藝製程 256
6.3 LV/HV P-Well BiCMOS[B]-（B） 258
6.3.1 晶片剖面結構 259
6.3.2 工藝技術 259
6.3.3 工藝製程 263
6.4 LV/HV N-Well BiCMOS[C] 264
6.4.1 晶片剖面結構 265
6.4.2 工藝技術 266
6.4.3 工藝製程 269
6.5 LV/HV N-Well BiCMOS[B]-（A） 270
6.5.1 晶片剖面結構 271
6.5.2 工藝技術 272
6.5.3 工藝製程 275
6.6 LV/HV N-Well BiCMOS[B]-（B） 277
6.6.1 晶片剖面結構 278
6.6.2 工藝技術 278
6.6.3 工藝製程 282
6.7 LV/HV Twin-Well BiCMOS[C] 283
6.7.1 晶片剖面結構 284
6.7.2 工藝技術 285
6.7.3 工藝製程 288
6.8 LV/HV Twin-Well BiCMOS[B] 290
6.8.1 晶片剖面結構 291
6.8.2 工藝技術 291
6.8.3 工藝製程 294
第7章 LV/HV兼容BCD晶片與製程剖面結構 296
7.1 LV/HV P-Well BCD[C] 297
7.1.1 晶片平面/剖面結構 298
7.1.2 工藝技術 298
7.1.3 工藝製程 302
7.2 LV/HV P-Well BCD[B]-（A） 304
7.2.1 晶片剖面結構 305
7.2.2 工藝技術 305
7.2.3 工藝製程 309
7.3 LV/HV P-Well BCD[B]-（B） 310
7.3.1 晶片剖面結構 311
7.3.2 工藝技術 311
7.3.3 工藝製程 315
7.4 LV/HV N-Well BCD[C] 317
7.4.1 晶片剖面結構 318
7.4.2 工藝技術 318
7.4.3 工藝製程 321
7.5 LV/HV N-Well BCD[B]-（A） 323
7.5.1 晶片剖面結構 323
7.5.2 工藝技術 324
7.5.3 工藝製程 327
7.6 LV/HV N-Well BCD[B]-（B） 329
7.6.1 晶片剖面結構 330
7.6.2 工藝技術 331
7.6.3 工藝製程 334
7.7 LV/HV N-Well BCD[B]-（C） 336
7.7.1 晶片剖面結構 337
7.7.2 工藝技術 337
7.7.3 工藝製程 341
7.8 LV/HV Twin-Well BCD[C] 342
7.8.1 晶片剖面結構 343
7.8.2 工藝技術 344
7.8.3 工藝製程 347
7.9 LV/HV Twin-Well BCD[B]-（A） 348
7.9.1 晶片剖面結構 349
7.9.2 工藝技術 350
7.9.3 工藝製程 353
7.10 LV/HV Twin-Well BCD[B]-（B） 355
7.10.1 晶片剖面結構 356
7.10.2 工藝技術 356
7.10.3 工藝製程 360
附錄A 術語縮寫對照 363
附錄B 簡要說明 367
參考文獻 369
