高速電子線路，當今電子技術的發展日新月異，大規模超大規模積體電路越來越多地。同時，深亞微米工藝在IC設計中的使用，使得晶片的集成規模更大。從電子行業的發展來看，1992年只有40%的電子系統工作在30MHz以上的頻率，而且器件多數使用DIP、PLCC等體積大、管腳少的封裝形式，到1994年已有50%的設計達到了50MHz的頻率，採用PGA，QFP，RGA等封裝的器件越來越多。1996年之後，高速設計在整個電子設計領域所占的比例越來越大，100MHz以上的系統已隨處可見，Bare Die，BGA，MCM這些體積小、管腳數已達數百甚至上千的封裝形式也已越來越多地套用到各類高速超高速電子系統中。圖1所示為自80年代末IC封裝的發展。
基本介紹
- 中文名：高速電子線路
- 性質：線路
- 特徵：大規模超大規模積體電路
- 優點：套用到通用系統中
高速電子設計的板級信號完整性,理解和使用IBIS模型,
當今電子技術的發展日新月異，大規模超大規模積體電路越來越多地。同時，深亞微米工藝在IC設計中的使用，使得晶片的集成規模更大。從電子行業的發展來看，1992年只有40%的電子系統工作在30MHz以上的頻率，而且器件多數使用DIP、PLCC等體積大、管腳少的封裝形式，到1994年已有50%的設計達到了50MHz的頻率，採用PGA，QFP，RGA等封裝的器件越來越多。1996年之後，高速設計在整個電子設計領域所占的比例越來越大，100MHz以上的系統已隨處可見，Bare Die，BGA，MCM這些體積小、管腳數已達數百甚至上千的封裝形式也已越來越多地套用到各類高速超高速電子系統中。圖1所示為自80年代末IC封裝的發展。
由實際可知，IC晶片的發展從封裝形式來看，是晶片體積越來越小、引腳數越來越多。同時，由於近年來IC工藝的發展，使得其速度越來越高。由此可見，在當今快速發展的電子設計領域，由IC晶片構成的電子系統是朝著大規模、小體積、高速度的方向飛速發展的，而且發展速度越來越快。這樣就帶來了一個問題，即電子設計的體積減小導致電路的布局布線密度變大，而同時信號的頻率還在提高，從而使得如何處理高速信號問題成為一個設計能否成功的關鍵因素。隨著電子系統中邏輯和系統時鐘頻率的迅速提高和信號邊沿不斷變陡，印刷電路板的線跡互連和板層特性對系統電氣性能的影響也越發重要。對於低頻設計,線跡互連和板層的影響可以不考慮，當頻率超過50MHz時，互連關係必須以傳輸線考慮，而在評定系統性能時也必須考慮印刷電路板板材的電參數。因此，高速系統的設計必須面對互連延遲引起的時序問題以及串擾、傳輸線效應等信號完整性問題。
高速電子設計的板級信號完整性
處理高速數字系統的振鈴和串擾問題一直是一個令人頭疼的問題，越來越多的VLSI晶片工作在100MHZ的頻率以上，450MHZ的CPU也將廣泛套用，信號的邊沿越來越陡（已達到ps級），這些高速器件性能的增加也給高速系統設計帶來了困難。高速系統的體積不斷減小使得印製板的密度迅速提高。比較現在新的PC主機板與幾年前的主機板，可以看到新的主機板上加入了許多端接。信號完整性問題已經成為新一代高速產品設計中越來越值得注意的問題，這已是毋庸置疑的了。
信號完整性（Signal Integrity，簡稱SI）是指在信號線上的信號質量。差的信號完整性不是由某一單一 因素導致的，而是板級設計中多種因素共同引起的。主要的信號完整性問題包括反射、振鈴、地彈、串擾等。
源端與負載端阻抗不匹配會引起線上反射，負載將一部分電壓反射回源端。如果負載阻抗小於源阻抗，反射電壓為負，反之，如果負載阻抗大於源阻抗，反射電壓為正。布線的幾何形狀、不正確的線端接、經過連線器的傳輸及電源平面的不連續等因素的變化均會導致此類反射。
信號的振鈴（ringing）和環繞振盪（rounding）由線上過度的電感和電容引起，振鈴屬於欠阻尼狀態而環繞振盪屬於過阻尼狀態。信號完整性問題通常發生在周期信號中，如時鐘等，振鈴和環繞振盪同反射一樣也是由多種因素引起的，振鈴可以通過適當的端接予以減小，但是不可能完全消除。
在電路中有大的電流涌動時會引起地彈，如大量晶片的輸出同時開啟時，將有一個較大的瞬態電流在晶片與板的電源平面流過，晶片封裝與電源平面的電感和電阻會引發電源噪聲，這樣會在真正的地平面（0V）上產生電壓的波動和變化，這個噪聲會影響其它元器件的動作。負載電容的增大、負載電阻的減小、地電感的增大、同時開關器件數目的增加均會導致地彈的增大。
振鈴和地彈都屬於信號完整性問題中單信號線的現象（伴有地平面迴路），串擾則是由同一PCB板上的兩條信號線與地平面引起的，故也稱為三線系統。串擾是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。
在一個已有的PCB板上分析和發現信號完整性問題是一件非常困難的事情，即使找到了問題，在一個已成形的板上實施有效的解決辦法也會花費大量時間和費用。那么，我們就期望能夠在物理設計完成之前查找、發現並在電路設計過程中消除或減小信號完整性問題，這就是EDA工具需要完成的任務。先進的EDA信號完整性工具可以仿真實際物理設計中的各種參數，對電路中的信號完整性問題進行深入細緻的分析。
新一代的EDA信號完整性工具主要包括布線前/布線後SI分析工具和系統級SI工具等。使用布線前SI分析工具可以根據設計對信號完整性與時序的要求在布線前幫助設計者選擇元器件、調整元器件布局、規劃系統時鐘網路和確定關鍵線網的端接策略。SI分析與仿真工具不僅可以對一塊PCB板的信號流進行分析，而且可以對同一系統內其它組成部分如背板、連線器、電纜及其接口進行分析，這就是系統級的SI分析工具。針對系統級評價的SI分析工具可以對多板、連線器、電纜等系統組成元件進行分析，並可通過設計建議來幫助設計者消除潛在的SI問題，它們一般都包括IBIS模型接口、2維傳輸線與串擾仿真、電路仿真、SI分析結果的圖形顯示等功能。這類工具可以在設計包含的多種領域如電氣、EMC、熱性能及機械性能等方面綜合考慮這些因素對SI的影響及這些因素之間的相互影響，從而進行真正的系統級分析與驗證。Mentor Graphics公司的ICX設計工具可以在時序與電氣規則的驅動下進行TopDown式的布局及無格線布線，並提供多板分析功能，是典型的系統級SI工具。
理解和使用IBIS模型
如何在PCB板做板之前分析驗證板級信號完整性（SI）問題，是設計成功的關鍵。這就需要用於SI分析的包含各種參數的準確模型。大多數SI分析工具都可將PCB板作為板材料和布線幾何形狀的函式進行分析計算，但是得到一個能夠反映板上元件、連線器、電纜等器件的好的模型卻相對較難，IBIS模型可以幫助設計者在存在SI約束的設計中獲取準確的信息以進行分析和計算。
IBIS（Input/Output Buffer Information Specification）模型是一種基於V/I曲線的對I/O BUFFER快速準 確建模的方法，是反映晶片驅動和接收電氣特性的一種國際標準，它提供一種標準的檔案格式來記錄如驅動源輸出阻抗、上升/下降時間及輸入負載等參數，非常適合做振鈴和串擾等高頻效應的計算與仿真。IBIS規範最初由一個被稱為IBIS開放論壇的工業組織編寫，這個組織是由一些EDA廠商、計算機製造商、半導體廠商和大學組成的。IBIS的版本發布情況為：1993年4月第一次推出Version1.0版，同年6月經修改後發布了Version1.1版，1994年6月在San Diego通過了Version2.0版，同年12月升級為Version2.1版，1995年12 月其Version2.1版成為ANSI/EIA-656標準，1997年6月發布了Version3.0版，同年9月被接納為IEC 62012-1 標準，1998年升級為Version3.1版，1999年1月推出了當前最新的版本Version3.2版。
現在已有多家半導體器件生產廠家及CAE/EDA公司支持此IBIS規範，提供不同器件的IBIS模型及軟體仿真工具，如Mentor Graphics公司既提供使用IBIS模型的仿真工具Interconnect Synthesis，同時提供Zeelan 的IBIS的仿真模型庫，另外還可根據用戶的特殊需求定製相應器件的IBIS模型。
IBIS本身只是一種檔案格式，它說明在一標準的IBIS檔案中如何記錄一個晶片的驅動器和接收器的不同參數，但並不說明這些被記錄的參數如何使用，這些參數需要由使用IBIS模型的仿真工具來讀取。欲使用IBIS進行實際的仿真，需要先完成以下四件工作：
（1）獲取有關晶片驅動器和接收器的原始信息源；
（2）獲取一種將原始數據轉換為IBIS格式的方法；
（3）提供用於仿真的可被計算機識別的布局布線信息；
（4）提供一種能夠讀取IBIS和布局布線格式並能夠進行分析計算的軟體工具。
IBIS是一種簡單直觀的檔案格式，很適合用於類似於Spice（但不是Spice，因為IBIS檔案格式不能直接被Spice工具讀取）的電路仿真工具。它提供驅動器和接收器的行為描述，但不泄漏電路內部構造的智慧財產權細節。換句話說，銷售商可以用IBIS模型來說明它們最新的門級設計工作，而不會給其競爭對手透露過多的產品信息。並且，因為IBIS是一個簡單的模型，當做簡單的帶負載仿真時，比相應的全Spice三極體級模型仿真要節省10～15倍的計算量。
IBIS提供兩條完整的V－I曲線分別代表驅動器為高電平和低電平狀態，以及在確定的轉換速度下狀態轉換的曲線。V－I曲線的作用在於為IBIS提供保護二極體、TTL圖騰柱驅動源和射極跟隨輸出等非線性效應的建模能力。
由上可知，IBIS模型的優點可以概括為：
在I/O非線性方面能夠提供準確的模型，同時考慮了封裝的寄生參數與ESD結構；
提供比結構化的方法更快的仿真速度；
可用於系統板級或多板信號完整性分析仿真。可用IBIS模型分析的信號完整性問題包括：串擾、反 射、振鈴、上沖、下沖、不匹配阻抗、傳輸線分析、拓撲結構分析。IBIS尤其能夠對高速振鈴和串擾進行準確精細的仿真，它可用於檢測最壞情況的上升時間條件下的信號行為及一些用物理測試無法解決的情況；
模型可以免費從半導體廠商處獲取，用戶無需對模型付額外開銷；
兼容工業界廣泛的仿真平台。
當然，IBIS不是完美的，它也存在以下缺點：
許多晶片廠商缺乏對IBIS模型的支持。而缺乏IBIS模型，IBIS工具就無法工作。雖然IBIS檔案可以 手工創建或通過Spice模型自動轉換，但是如果無法從廠家得到最小上升時間參數，任何轉換工具都無能為力；
IBIS不能理想地處理上升時間受控的驅動器類型的電路，特別是那些包含複雜反饋的電路；
IBIS缺乏對地彈噪聲的建模能力。IBIS模型2.1版包含了描述不同管腳組合的互感，從這裡可以提取 一些非常有用的地彈信息。它不工作的原因在於建模方式，當輸出由高電平向低電平跳變時，大的地彈電壓可以改變輸出驅動器的行為。
伴隨著大量的信號完整性問題的出現，IBIS已成為一種套用越來越廣泛的器件仿真模型。許多公司、組織和大學開發了多種IBIS實用工具，主要的IBIS實用工具有：
IBISCHK，是IBIS模型的語法分析器，用來檢查IBIS模型的語法錯誤；
S2iplt，此工具可以以圖形方式顯示IBIS模型的V/I曲線，它是屬於UNIX版本的；
S2IBIS，此工具可以將現有的HSPICE、PSPICE或SPICE3模型轉換為IBIS模型；
Visual IBIS Editor，是Hyperlynx公司開發的基於Windows平台的IBIS模型編輯、語法檢查及V/I 曲線顯示工具。
