《面向嵌入式系統的STT-RAM/SRAM混合Cache的最佳化技術研究》是依託首都師範大學，由邱柯妮擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：面向嵌入式系統的STT-RAM/SRAM混合Cache的最佳化技術研究
- 項目類別：青年科學基金項目
- 項目負責人：邱柯妮
- 依託單位：首都師範大學
項目摘要,結題摘要,
項目摘要
新型非易失性存儲器STT-RAM具有靜態功耗低、尺寸小、非易失性、抗電磁輻射等突出優勢，是替代SRAM用作片上Cache的最優選擇。但是STT-RAM的寫操作存在動態功耗高和訪問延遲大的問題，嚴重阻礙了其直接替代SRAM的進程。採用STT-RAM和SRAM混合的Cache結構是有效解決STT-RAM寫操作問題的主要技術手段之一。本項目針對嵌入式系統在功耗和實時性方面的需求，研究該混合結構的功耗和性能最佳化技術。本項目：（1）將結合STT-RAM讀寫非對稱的特點改進現有的數據流模型；（2）將提取嵌入式系統中軟體控制Cache、Cache鎖定和VLIW等結構特徵；（3）在上述典型的結構框架下，將對程式的數據流模型與系統的功耗和執行時間進行量化關聯分析。依據量化分析結論，將提出一系列數據分配和指令調度策略，實現混合Cache的功耗和性能最佳化，為STT-RAM在嵌入式系統中的套用提供有效的解決方案。
結題摘要
新型非易失性存儲器STT-RAM具有靜態功耗低、尺寸小、非易失性、抗電磁輻射等突出優勢，是未來替代傳統的SRAM和DRAM用作系統的高速快取和記憶體的最佳器件之一。但是STT-RAM的寫操作存在動態功耗高和訪問延遲大的問題，嚴重阻礙了其套用推廣的進程。採用STT-RAM和SRAM混合高速快取結構是有效解決STT-RAM寫操作問題的主要技術手段之一。本項目針對嵌入式系統對高性能和低功耗的需求，從軟硬體協同設計的角度提出針對該混合結構的最佳化技術。主要研究內容包括：在VLIW處理器中採用平衡的循環重定時技術來架構STT-RAM/SRAM混合快取、採用循環調度和循環分塊的方法實現高效的STT-RAM（或PCM）保留時間鬆弛機制、探索暫存器分配策略來架構基於MLC STT-RAM的暫存器結構、探索流水線最佳化技術來架構輻射環境中基於STT-RAM的暫存器結構。 在上述研究非易失性存儲器STT-RAM的基礎上，本項目又延伸到對非易失處理器的研究。非易失處理器採用備份恢復機制來保證系統在供電不穩定狀態下的數據完整性和一致性。系統掉電後，SRAM中的數據會在備份過程中拷貝到非易失存儲器中保存；而系統上電後會在恢復過程中將非易失存儲器中的內容拷貝回SRAM中。本項目研究了如何利用片內維持機制和片外雙閾值機制來減少系統在頻繁掉電的自供能環境下的備份恢復開銷，從而提升非易失處理器的能效，同時探討了相關安全問題。 在項目後期，本項目進一步開展了對非易失存儲器存算一體結構的研究，探討神經網路算法中卷積層乘加運算的低功耗結構設計及最佳化。具體研究內容包括：為降低外圍電路功耗開銷過大的問題，提出一種復用外圍電路的混合結構設計；基於該混合結構，提出採用循環重定時和循環分塊技術減少記憶體訪問，從而進一步降低功耗。 未來2-5年內非易失存儲器有望進入大規模的商用市場，本項目的研究將對非易失存儲器件尤其是STT-RAM的套用和推廣提供高性能低功耗的最佳化技術，進一步幫助提升我國在積體電路、電子設計自動化領域的硬實力，推動國家經濟持續發展。
