電路規則檢查屬於積體電路設計物理驗證的一部分。
基本介紹
- 中文名：電路規則檢查
- 外文名：Layout versus schematic
- 所屬學科：電子信息
- 英文縮寫名稱：LVS
- 目的：驗證版圖與電路原理圖的電路結構是否一致
其主要目的是驗證版圖與電路原理圖的電路結構是否一致。 電路設計者完成電路設計和仿真後交由版圖設計者完成掩模工作。 確保所畫版圖與設計電路完全一致就是 LVS 工具要做的工作。LVS檢查的內容可以槪括為兩點：①所有信號的電氣連線關係是否一致；②器件類型尺寸是否一致。LVS 檔案一般由晶圓代工廠提供。
LVS 不是一個簡單地將版圖與電路原理圖進行比較的過程，它需要分兩步完成。第—步“抽取”，第二步“比較”。 首先根據 LVS 提取規則，EDA 工具從版圖中抽取出版圖所確定的網表檔案; 然後將抽取出的網表檔案與電路網表檔案進行比較。需要說明的是:抽取的網表為電晶體級的 SPICE網表，而電路網表為門級的Verilog網表，該門級網表需要結合SPICE模型/CDL模型轉化為SPICE網表，才能與抽取的網表進行邏輯等效性比對。如果兩個網表的電路連線關係和器件完全一致則通過 LVS 檢査。反之，說明版圖存在與電路不一致的地方，需要進行檢査並加以處理或修改更正。
電路規則檢查
圖1 版圖與原理一致性檢查
實現“抽取”的主要步驟是網表提取，它可以實現從版圖提取網表，包含連線關係提取和器件提取兩大模組。連線關係提取模組的主要功能是標識線網和為線網命名。標識線網是指把金屬、通孔、多晶等半導體劃分為不同的連通集合，從而生成不同的線網。器件提取模組的主要功能是識別器件、計算器件屬性和輸出網表。
實現“比較“的步驟是網表比較，它包括網表預處理、版圖和原理圖網表比較。網表預處理的主要工作是串並聯結構約簡，虛擬器件過濾，門電路識別等。在版圖設計中，寬長較大的 MOS 管通常會採用版圖摺疊的方法將其等效於多個電晶體的並聯，所以為避免在檢査器件數目和尺寸時發生錯誤，需要把版圖中摺疊的、並聯或串聯的器件合併成一個再進行比較。而門電路結構可以作為一個整體對待，以此減少需要處理的節點數量。
完成網表預處理後，則可以開始進行網表比較。網表比較本質上是圖同構問題，圖同構問題是一個NP完全問題。圖同構比較的是拓撲結構，不受節點的物理位置、距離、大小影響。若版圖網表和原理圖網表同構，則版圖上的每一個節點都唯一對應原理圖上的一個節點。
電路規則檢查
圖2 版圖和原理圖比較示意圖
