《電子技術基礎（數字部分第6版）》是高等教育出版社出版的圖書，作者是康華光。
基本介紹
- 中文名：電子技術基礎（數字部分第6版）
- 作者：康華光
- 出版時間：2014年1月
- 出版社：高等教育出版社
- ISBN：9787040380040
- 定價：59.90 元
- 裝幀：平裝
內容簡介,圖書目錄,
內容簡介
本書本書共11章，分別是：數字邏輯概論，邏輯代數與硬體描述語言基礎，邏輯門電路，組合邏輯電路，鎖存器和觸發器，時序邏輯電路，半導體存儲器，CPLD和FPGA，脈衝波形的變換與產生，數模與模數轉換器，數字系統設計基礎。附錄中列出EDA工具QuartusⅡ9.0簡介，電氣簡圖用圖形符號——二進制邏輯單元（GB／T 4728.12—1996）簡介，常用邏輯符號對照表。
圖書目錄
1 數字邏輯概論
1．1 數位訊號與數字電路
1．1．1 數位技術的發展及其套用
1．1．2 數字積體電路的分類及特點
1．1．3 模擬信號和數位訊號
1．1．4 數位訊號的描述方法
1．2 數制
1．2．1 十進制
1．2．2 二進制
1．2．3 十一二進制之間的轉換
1．2．4 十六進制和八進制
1．3 二進制數的算術運算
1．3．1 無符號二進制數的算術運算
1．3．2 帶符號二進制數的減法運算
1．4 二進制代碼
1．4．1 二-十進制碼
1．4．2 格雷碼
1．4．3 ASCⅡ碼
1．5 二值邏輯變數與基本邏輯運算
1．6 邏輯函式及其表示方法
1．6．1 邏輯函式的幾種表示方法
1．6．2 邏輯函式表示方法之間的轉換
小結
習題
2 邏輯代數與硬體描述語言基礎
2．1 邏輯代數的基本定律和規則
2．1．1 邏輯代數的基本定律和恆等式
2．1．2 邏輯代數的基本規則
2．2 邏輯函式表達式的形式
2．2．1 邏輯函式表達式的基本形式
2．2．2 最小項與最小項表達式
2．2．3 最大項與最大項表達式
2．3 邏輯函式的代數化簡法
2．3．1 邏輯函式的最簡形式
2．3．2 邏輯函式的代數化簡法
2．4 邏輯函式的卡諾圖化簡法
2．4．1 用卡諾圖表示邏輯函式
2．4．2 用卡諾圖化簡邏輯函式
2．5 硬體描述語言Verilog HDL基礎
2．5．1 Verilog語言的基本語法規則
2．5．2 變數的數據類型
2．5．3 運算符及其優先權
2．5．4 Verilog內部的基本門級元件
2．5．5 Verilog程式的基本結構
2．5．6 邏輯功能的仿真與測試
小結
習題
3 邏輯門電路
3．1 邏輯門電路簡介
3．1．1 各種邏輯門電路系列簡介
3．1．2 開關電路
3．2 基本CMOS邏輯門電路
3．2．1 MOS管及其開關特性
3．2．2 CMOS反相器
3．2．3 其他基本CMOS邏輯門電路
3．2．4 CMOS傳輸門
3．3 CMOS邏輯門電路的不同輸出結構及參數
3．3．1 CMOS邏輯門的保護和緩衝電路
3．3．2 CMOS漏極開路門和三態輸出門電路
3．3．3 CMOS邏輯門電路的重要技術參數
3．4 類NMOS和BiCMOS邏輯門電路
3．4．1 類NMOS門電路
3．4．2 BiCMOS門電路
3．5 TTL邏輯門電路
3．5．1 BJT的開關特性
3．5．2 TTL反相器的基本電路
3．5．3 改進型TTL門電路——抗飽和TTL門電路
3．5．4 TTL系列門電路特性參數比較
3．6 ECL邏輯門電路
3．7 邏輯描述中的幾個問題
3．7．1 正負邏輯問題
3．7．2 基本邏輯門的等效符號及其套用
3．8 邏輯門電路使用中的幾個實際問題
3．8．1 各系列邏輯門電路之間的接口問題
3．8．2 邏輯門電路驅動其他負載時的接口
3．8．3 抗干擾措施
3．8．4 CMOS通用邏輯電路中的小尺寸邏輯和寬匯流排系列
3．9 用Verilog HDL描述CMOS門電路
3．9．1 CMOS門電路的Verilog建模
3．9．2 CMOS傳輸門電路的Verilog建模
小結
習題
4 組合邏輯電路
4．1 組合邏輯電路的分析
4．1．1 組合邏輯電路的定義
4．1．2 組合邏輯電路的分析方法
4．2 組合邏輯電路的設計
4．2．1 組合邏輯電路的設計過程
4．2．2 組合邏輯電路的最佳化實現
4．3 組合邏輯電路中的競爭-冒險
4．3．1 產生競爭-冒險的原因
4．3．2 消去競爭-冒險的方法
4．4 若干典型的組合邏輯電路
4．4．1 編碼器
4．4．2 解碼器／數據分配器
4．4．3 數據選擇器
4．4．4 數值比較器
4．4．5 算術運算電路
4．5 組合可程式邏輯器件
4．5．1 PLD的結構、表示方法及分類
4．5．2 組合邏輯電路的PLD實現
4．6 用Verilog HDL描述組合邏輯電路
4．6．1 組合邏輯電路的行為級建模
4．6．2 分模組、分層次的電路設計
小結
習題
5 鎖存器和觸發器
5．1 基本雙穩態電路
5．2 SR鎖存器
5．2．1 基本SR鎖存器
5．2．2 門控SR鎖存器
5．3 D鎖存器
5．3．1 D鎖存器的電路結構
5．3．2 典型的D鎖存器積體電路
5．3．3 D鎖存器的動態特性
5．4 觸發器的電路結構和工作原理
5．4．1 主從D觸發器的電路結構和工作原理
5．4．2 典型的主從D觸發器積體電路
5．4．3 主從D觸發器的動態特性
5．4．4 其他電路結構的觸發器
5．5 觸發器的邏輯功能
5．5．1 D觸發器
5．5．2 JK觸發器
5．5．3 T觸發器
5．5．4 SR觸發器
5．5．5 D觸發器邏輯功能的轉換
5．6 用Verilog HDL描述鎖存器和觸發器
5．6．1 時序邏輯電路建模基礎
5．6．2 鎖存器和觸發器的Verilog建模實例
小結
習題
6 時序邏輯電路
6．1 時序邏輯電路的基本概念
6．1．1 時序邏輯電路的基本結構與分類
6．1．2 時序邏輯電路功能的表達
6．2 同步時序邏輯電路的分析
6．2．1 分析同步時序邏輯電路的一般步驟
6．2．2 同步時序邏輯電路分析舉例
6．3 同步時序邏輯電路的設計
6．3．1 設計同步時序邏輯電路的一般步驟
6．3．2 同步時序邏輯電路設計舉例
6．3．3 同步時序邏輯電路中的時鐘偏移
6．4 異步時序邏輯電路的分析
6．5 若干典型的時序邏輯電路
6．5．1 暫存器和移位暫存器
6．5．2 計數器
6．6 簡單的時序可程式邏輯器件GAL
6．6．1 GAL的結構
6．6．2 GAL中的輸出邏輯宏單元
6．6．3 GAL的結構控制字
6．7 用Verilog HDL描述時序邏輯電路
6．7．1 移位暫存器的Verilog建模
6．7．2 計數器的Verilog建模
6．7．3 狀態圖的Verilog建模
6．7．4 數字鐘的Verilog建模
小結
習題
7 半導體存儲器
7．1 唯讀存儲器
7．1．1 ROM的基本結構
7．1．2 二維解碼與存儲陣列
7．1．3 可程式ROM
7．1．4 ROM讀操作實例
7．1．5 ROM套用舉例
7．2 隨機存取存儲器
7．2．1 SRAM
7．2．2 同步SRAM
7．2．3 DRAM
7．2．4 存儲容量的擴展
7．2．5 RAM套用舉例
小結
習題
8 CPLD和FPGA
8．1 複雜可程式邏輯器件（CPLD）簡介
8．2 現場可程式門陣列（FPCA）
8．2．1 FPGA中編程實現邏輯功能的基本原理
8．2．2 FPGA的結構簡介
8．3 可程式邏輯器件開發過程簡介
8．4 用EDA技術和可程式器件的設計例題
小結
習題
9 脈衝波形的變換與產生
9．1 單穩態觸發器
9．1．1 用門電路組成的單穩態觸發器
9．1．2 集成單穩態觸發器
9．1．3 單穩態觸發器的套用
9．2 施密特觸發器
9．2．1 用門電路組成的施密特觸發器
9．2．2 集成施密特觸發器
9．2．3 施密特觸發器的套用
9．3 多諧振盪器
9．3．1 門電路組成的多諧振盪器
9．3．2 用施密特觸發器構成多諧振盪器
9．3．3 石英晶體多諧振盪器
9．4 555定時器及其套用
9．4．1 555定時器
9．4．2 用555組成的施密特觸發器
9．4．3 用555組成的單穩態觸發器
9．4．4 用555組成的多諧振盪器
小結
習題
10 數模與模數轉換器
10．1 D／A轉換器
10．1．1 D／A轉換器的輸入／輸出特性及其結構框圖
10．1．2 D／A轉換器的基本原理
10．1．3 倒T形電阻網路D／A轉換器
10．1．4 權電流型D／A轉換器
10．1．5 權電容網路D／A轉換器
10．1．6 D／A轉換器的輸出方式
10．1．7 D／A轉換器的主要技術指標
10．1．8 D／A轉換器的套用
10．2 A／D轉換器
10．2．1 A／D轉換的一般工作過程
10．2．2 並行比較型A／D轉換器
10．2．3 逐次比較型A／D轉換器
10．2．4 雙積分式A／D轉換器
10．2．5 A／D轉換器的主要技術指標
10．2．6 集成A／D轉換器及其套用
小結
習題
……
11 數字系統設計基礎
附錄A EDA工具QuartusⅡ9．0簡介
附錄B 電氣簡圖用圖形符號——二進制邏輯單元（GB／T4728．12-1996）簡介
附錄C 常用邏輯符號對照表
部分習題答案
索引（漢英對照）
參考文獻
