《針對微處理器中硬差錯的低代價容錯技術研究》是依託同濟大學，由張志峰擔任項目負責人的青年科學基金項目。
基本介紹
- 中文名：針對微處理器中硬差錯的低代價容錯技術研究
- 項目類別：青年科學基金項目
- 項目負責人：張志峰
- 依託單位：同濟大學
中文摘要,結題摘要,
中文摘要
在半導體工藝水平進入45納米之後，晶片運行時發生硬差錯的機率將大大增加,這成為晶片可靠性方面所面臨的重要問題。所謂硬差錯主要是指製造環節引入的缺陷以及在晶片運行時發生的器件和互連的失效。實現對硬差錯的容錯，即實現硬差錯檢測、診斷（確定差錯類型且定位）、修復（禁止/重構）成為微處理器容錯設計領域最新的熱點之一。.本課題針對微處理器中硬差錯的低代價容錯關鍵技術開展研究工作，重點為：一、以低性能損失為目標的資源調配和變功能重構方法；二、關鍵計算部件的自檢測與自修復設計、三、硬差錯診斷方法。希望可以通過理論分析、多層次協同仿真模型的構建、電路結構設計與驗證，實現數據通路關鍵部件的自檢測與自修復設計，合理的組合在局部有效的硬差錯容錯策略，協調配合達到較理想的容錯覆蓋率，並實現容錯效率與微處理器正常工作效率的平衡。
結題摘要
微處理器的容錯研究，尤其是針對硬差錯的低代價容錯設計，是近年來微處理器體系結構與設計實現領域的熱點和重點方向，也是本課題的研究範疇。在3年的課題研究過程中，項目組緊密圍繞計畫的方向與進度開展研究工作，較好的達成了預期的研究目標，在故障檢測、診斷、修復（禁止/重構）以及電路可靠性評估方面取得了一定的成果。針對微處理器設計的多個層次，開展了容錯的研究工作。具體包括： （1）微處理器體系結構，尤其是執行緒級的容錯結構研究：在對包括Simics、Simplescalar在內的多個模擬器的評估基礎上，擴展實現了滿足項目研究需要的多執行緒容錯模擬環境；在已有的傳統冗餘多執行緒（RMT）結構基礎上，提出了異步校驗點冗餘多執行緒結構；利用主執行緒和冗餘執行緒間的互補性提出了重命名暫存器策略的流水線結構，與傳統策略相比顯著提高了性能。提出了指令延遲分配策略，有效的提高了指令佇列利用率以及處理器性能。 （2）核級以及核內流水線結構上：提出了在傳統的不具備容錯功能的流水線結構中插入容錯流水線級來處理禁止和重構的問題的策略。基於單核雙流水線結構進行簡化，並加入了鎖管理模組組成雙核處理器。基於單核單流水線的的開源openRISC處理器，完成了單核雙流水線、雙核兩種具備禁止和容錯功能的微處理器RTL設計以及FPGA實現，並基於科學計算和嵌入式測試程式集Dhrystone，評估了容錯設計下時鐘頻率、資源消耗以及性能三個方面的指標，得出所設計的結構可以以較低的代價進行禁止和重構的結論。 （3）在關鍵部件層次：對存儲器資源、運算資源、控制資源的容錯分別進行了容錯/重構方面的研究，基於simplescalar分析了同類資源不同功能模組故障情況下對於微處理器性能的影響差異，並提出了變功能重構的策略，可以使故障發生時性能損失最小化；提出了基於RAM/CAM的可重構有限狀態機設計方法。 （4）在電路（門級）可靠性估算方面，對基於機率轉移矩陣的門級電路可靠度估計方法進行了研究，將傳統上僅適用於組合邏輯的方法擴展至時序電路可靠性估算領域，基於ISCAS89 基準電路進行驗證表明所提的方法是準確和合理的。
