邏輯電路的可靠性估算方法和容錯結構研究

《邏輯電路的可靠性估算方法和容錯結構研究》是依託南京理工大學，由班恬擔任項目負責人的青年科學基金項目。

基本介紹

• 中文名：邏輯電路的可靠性估算方法和容錯結構研究
• 項目類別：青年科學基金項目
• 項目負責人：班恬
• 依託單位：南京理工大學

項目摘要

可靠性的建模、估算和容錯技術研究是積體電路中研究的熱點問題。在申請人前期的研究基礎上，本項目主要研究三方面內容。一是為了實現更精確的可靠性建模，在多錯誤並發的條件下，結合輸入組合建立初級門失效模型；並在門級結合輸入組合的機率和可靠性，改進組合和時序電路可靠性估算的準確性。二是通過研究扇出點的個數和位置對可靠性估算精確性的正面和負面影響，在估算的耗時和精確性上找到最佳平衡，解決扇出點導致的估算耗時問題。第三是針對基於SRAM的FPGA，提出LUT的容錯結構並評估其容錯性能。對LUT的實現結構進行功能等效建模後，提出冗餘的LUT結構並研究與其匹配的不同判決算法和結構。通過故障注入和可靠性分析得到容錯性能後，再用提出的數學方法比較不同結構在可靠性、面積、功耗和速度方面的性能從而找到性能最佳的容錯LUT結構。該項目的成功實施，對邏輯電路的可靠性分析CAD工具和FPGA容錯技術研究具有重要的意義。

結題摘要

隨著電晶體對摩爾定律的遵守大大減小，可靠性問題在半導體器件的研究領域受到了廣泛關注。除了面積、功耗與延時之外，設計者將可靠性認定為電子設計自動化工具的第四大最佳化核心。將冗餘用於保護電路中部分重要的模組是一種常見的方法。在門級設計層，可以採用逐次進行可靠性計算的方法可得到每個邏輯門對於電路可靠性的重要程度。但可靠性分析將耗費更多運算時間與存儲空間。課題採用基於輸入組合的故障注入平台，這種基於仿真的方法可以簡單快捷選擇獲取邏輯門的重要性信息；同時，可以對電路中不重要的模組或邏輯門進行近似化處理，或者利用近似結構替換原來的精確運算電路，故意犧牲適當精度從而換取電路性能的顯著提升。課題設計一種混合結構的新型近似加法器並在DCT/IDCT過程中進行了驗證，綜合結果表明該近似加法器相對於文獻中提出的近似加法器有顯著的性能優勢。對於FPGA的容錯設計，一方面，課題利用FPGA動態可重構的新特性，根據瞬態錯誤機率的高低來動態控制系統的冗餘程度來降低開銷。在錯誤率低的時候，系統採用雙備份比較；在錯誤率高的時候，系統切換到三模冗餘排除單個錯誤的影響。以一個實際通信系統為驗證模組，採用基於Proxy Logic和EAPR的設計方法，驗證了這種動態的容錯設計方法和其它靜態容錯方法相比，在面積和功耗上的優勢。另一方面，由於信息冗餘的方法在高層FPGA容錯設計中的優勢，課題研究了一種基於最小和的LDPC碼的解碼算法，該方法可以用於納米級製程FPGA的容錯設計。