邏輯綜合

邏輯綜合是將電路的行為級描述，特別是RTL級描述轉化成為門級表達的過程。例如VHDL、Verilog綜合就屬於邏輯綜合。

對於邏輯綜合，按照流程的不同通常可分為ASIC綜合和PLD綜合兩種。ASIC綜合是以ASIC流程為依託。設計者可給出綜契約束條件和綜合使用元件庫工藝，通過邏輯綜合器編譯和最佳化後生成門級網單檔案。PLD綜合是以PLD流程為依託。由於PLD流程通常預定了目標PLD器件，設計者只需給出（綜契約束條件和）目標PLD器件。通常，PLD綜合是於其後的布局布線結合在一起的。之所以能這樣做是因為目標器件的物理特性對PLD綜合器而言是已知的。