考慮測試成本和版圖成本的低功耗BIST的研究

《考慮測試成本和版圖成本的低功耗BIST的研究》是依託哈爾濱工業大學，由周彬擔任項目負責人的青年科學基金項目。

基本介紹

• 中文名：考慮測試成本和版圖成本的低功耗BIST的研究
• 依託單位：哈爾濱工業大學
• 項目類別：青年科學基金項目
• 項目負責人：周彬

項目摘要

不斷增加的測試成本（測試時間和測試數據）和測試功耗給晶片的測試問題帶來了巨大挑戰。本項目提出一種新穎的2-bit TRC向量產生器結構，並在考慮測試成本和版圖成本的條件下，對基於2-bit TRC BIST的功耗進行最佳化研究。具體包括：通過分析傳統TRC序列的特性，對由多個2-bit TRC構成的向量產生器所產生序列的特性進行研究，以便為硬體和軟體設計奠定基礎；採用數據抽象的方法對晶片版圖信息進行提取，研究在高層次建立計算版圖成本的方法，並在版圖成本限制的條件下對輸入單元排序分段算法研究；從分析測試集的相容特性入手，對基於2-bit TRC的測試數據壓縮算法進行研究；採用序列分段思想，對基於2-bit TRC的低功耗BIST的冗餘向量刪除方案進行研究。通過本項目的研究，擬將得到在測試成本、測試功耗以及版圖成本方面具有較大優勢的BIST方案，對推動BIST實用化具有較好的實際意義。

結題摘要

隨著積體電路製造工藝的發展和電路規模的擴大，晶片進入片上系統（System on a Chip，SoC）時代。由於片上系統嵌入了各種各樣的芯核（Intellectual Properties，IPs），出現了測試數據上升、測試芯核難以控制等問題。內建自測試（Built-in Self-Test，BIST）方法通過在晶片內部集成少量的邏輯電路實現對電路的測試，被認為是解決SoC測試問題的一種有效的可測試性設計方法，已經成為電路測試技術領域新的研究熱點。BIST設計目標是採用少量的硬體開銷，在較短的時間內完成故障覆蓋率較高的測試，即BIST硬體開銷要小，測試時間要短，故障覆蓋率要高。另外，由於測試模式下的輸入序列之間缺乏相關性，因此測試模式下的功耗比功能模式下的功耗要高，這將使測試功耗很容易超標，導致晶片損壞，因此降低測試功耗也是BIST的又一個設計目標。本項目提出了一種新穎的2-bit TRC向量產生器結構，並在考慮測試成本和版圖成本的條件下，對基於2-bit TRC BIST的功耗進行最佳化研究。具體包括：通過分析TRC序列的特性，對由多個2-bit TRC構成的向量產生器所產生序列的特性進行研究，獲得了TRC向量產生器的功耗特性以及冗餘特性，為設計TRC測試結構以及TRC種子選擇算法奠定基礎；採用數據抽象的方法對晶片版圖信息進行提取，研究在高層次建立計算版圖成本的方法，並在版圖成本限制的條件下對輸入單元排序分段算法研究；採用分段使能和凝固技術，提出了兩種基於TRC的低測試成本的BIST方案；通過本項目的研究，得到了在測試成本、測試功耗以及版圖成本方面具有較大優勢的BIST方案，對推動BIST實用化具有較好的實際意義。