國內外科研人員經過大量的研究,已經提出了許多新型結構的MOSFET器件。新型器件結構主要有:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)柵M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鰭型柵電晶體FinFET,及Tri-Material-Gate (TMG) MOSFET等。
基本介紹
- 中文名：納米MOSFET
- 外文名：nanometerMOSFET
1背景介紹,小尺寸CMOS器件的研究與進展,載流子的輸運特性,2概述,新型納米MOSFET器件的發展現狀,器件的驅動電流,
1背景介紹
小尺寸CMOS器件的研究與進展
目前被廣泛研究並用於CMOS工藝的主要有兩種器件結構:體矽MOSFET和501MOSFET。體矽MOSFET是傳統的CMOS器件,隨著尺寸的縮小,對體矽MOSFET採取了一系列改進,如提高溝道摻雜濃度、減薄柵氧化層厚度、降低源/漏結深等。
體矽MOSFET相對比較容易生產,所以它仍然是幾乎所有基於CMOS工藝的產品的標準結構。為了獲得小尺寸的溝道長度,有文獻提出了複雜的超冠狀(SuPerhalo)摻雜分布,源/漏結附近雜質濃度梯度非常高,這樣就可以禁止來自漏電極電場對溝道近源端的影響,即漏致勢壘下降效應(DIBL)。由於溝道長度在柵的物理長度L。附近變化,如果溝道長度太短,兩個halo區域就會融和到一起,使得溝道區實際摻雜濃度更高,布的基礎上再加上一層底板這樣會阻止閉值電壓減小。在冠狀(halo)摻雜分(groundplane),那么體結構MOsFET到25nm尺寸。低於這個長度,體結構器件就會面臨嚴重的泄漏電流,可以縮小這是因為高濃度的冠狀摻雜導致了源/漏與襯底間PN結中存在非常高的內建電場。可見,溝道內摻雜濃度的提高會導致載流子遷移率的退化、源/漏結電容的增加以及源/漏結泄漏電流的提高。同時,隨著柵介質的減薄,Si/Si久界面下的溝道電勢就能被柵很好地控制,但是泄漏電流產生的主要地方卻遠離這個界面。抑制這種泄漏電流產生的一種方法就是儘可能地減少不被柵有效控制的溝道組成部分,如除去溝道底部的矽層。這樣,超薄體單柵MOSFET和超薄體雙柵MOSFET兩種結構被提出來,它們允許器件可以突破工業路標的預言進一步縮小其特徵尺寸。這兩種結構的MOSFET與對應的體矽MOSFET最明顯的區別在於遠離柵電極控制的源漏之間的電流通道被消除,所以柵電壓可以有效地控制整個溝道內的電勢分布,而不需要增加溝道摻雜濃度和柵電容。由於源/漏結深受限於薄體厚度,所以超淺源/漏結的形成就不再是一個技術難題了。這樣,縮小體矽MOSFET所面臨的許多挑戰通過採用薄體電晶體結構而被解決。
薄體SOI MOSFETS可以很好地抑制短溝道效應,但同時由於矽層的減薄引入了大的寄生電阻,這個問題類似如體矽器件中超淺結和低串聯電阻的一對矛盾。解決這對矛盾的一種方法是提升源/漏結構,採用提升的多晶矽源、漏區結構,可以有效的減小薄體源、漏區的串聯電阻。另外,為減小薄體源/漏區的串聯電阻還採取了對源/漏區進行金屬矽化、在源/漏區有選擇地澱積鍺或矽鍺成分,等工藝步驟。
國際技術路標工TRS預言,到35nm技術時代作為柵介質的氧化層有效厚度 (EOT)為0.5、0.6nm(大約2個5102分子層厚度),文獻[7〕報導35二柵長MoSFET有效氧化層厚度為0.7nm,而文獻宣稱3Onm柵長MOSFET有效氧化層厚度為0.snm。但是,由於柵極隧穿電流的限制,氧化層減薄的極限厚度認為是Znln。為減弱柵極隧穿電流,其中有一種方案就是採用比Siq介電常數更高的材料作為柵介質。根據最新的2003工TRS,70nm技術時代就需要高k材料,它將主要套用於要求柵極漏電流很小的低功耗器件。高性能器件的套用也需要這些材料,高性能器件要求具有很薄的等效二氧化矽厚度(EOT)。HfO2是很有套用前景的高k材料，HfO2的使用可以阻止電介質越變越薄,以致漏電流大得無法接受的趨勢。但是,因為HfO2具有閩值電壓漂移和電子遷移率退化的問題,所以未能成功解決問題。當HfO2與半導體工藝相結合時,它可能會經歷結構變化過程。
從理論上講,有很多金屬和過渡金屬氧化物、氮化物、矽化物都可以用作金屬柵,但是在實際套用中可以供選擇的金屬受到了一些制約。採用一種金屬柵,利用調整金屬柵功函式的方法來調整NMOS/PMOS器件的閩值電壓具有極大的優越性。目前人們在調整金屬柵功函式的研究中具有代表性的大概有三種:其一是澱積兩種金屬,利用其相互擴散以調整柵澱積的功函式;其二是澱積一種金屬,通過向其中進行離子注入以調整其功函式;第三種就是將柵多晶矽完全轉變成矽化物金屬柵。由於Ni/Co形成矽化物的溫度比較低,所以這種方法和high術柵介質一起使用特別具有吸引力,同時與超薄體器件的抬升源漏工藝完全兼容,這種技術通過多晶矽柵離子注入來調整矽化物金屬柵的功函式。據報導將high一K納米柵介質和金屬柵電極同時用於電晶體可以顯著地抑制柵漏電流和提高工作速度。
隨著工藝技術和材料技術的快速發展,碳納米管場效應管是又一個有發展前景的納米器件。碳納米管是一種新型的自組裝納米材料,由於其獨特的結構和眾多奇特物理力學性能,自九十年代初一經發現即受到物理、化學、材料學界以及許多高新技術產業部門的極大重視。碳納米管場效應管,在概念上可認為是將石墨薄片沿著某一特定方向捲成一個試管,它可以是平面或共軸幾何形狀。與矽電晶體相比,碳納米管場效應管因為獨特的材料特性使其具有更優的小尺寸性能,所以它能夠允許載流子在大距離範圍內不經歷任何散射,按彈道模式輸運。
納米尺度的CMOS面臨的挑戰
幾十年來,CMOSIC一直遵循摩爾定律不斷發展,通過縮小器件尺寸,不斷提高集成度。近幾年己有很多文章報導了小於I00nm的MOS器件的研究和製作。從目前的發展預測,在21世紀的前十年,CMOS器件的特徵尺寸將從幾百納米縮小到幾十納米。研究進入納米尺寸的CMOS器件面臨的技術挑戰和物理問題已成為當前迫切而重要的研究課題。
載流子的輸運特性
隨著半導體工藝技術的發展,器件最小特徵尺寸已減小到亞微米甚至深亞微米量級。亞微米半導體器件由於存在各種小尺寸效應,如漂移速度過沖效應等非局域性或非穩定性效應,因此需要考慮載流子輸運中的能量和動量過程。漂移擴散模型只是玻爾茲曼方程的2階量的近似,忽略了很多重要的物理效應,比如自加熱效應,非穩態輸運,等等。儘管這些效應在大尺寸低功率器件中還不是很明顯,但是隨著器件尺寸的縮小與某些場合需要的高功率,這些效應逐漸顯現出來,這樣原來對微米級半導體器件所建立的經典模型如漂移擴散模型已經不再適用。基於流體動力學能量輸運模型採用玻爾茲曼方程的3階量的近似,與漂移擴散模型相比,HD模型包含了更多的物理效應。能量輸運模型考慮了熱載流子效應以及速度過沖效應,但是它忽略了動能的可傳遞性,所以能量輸運模型不能將溝道起始處載流子的速度限定在熱運動速度範圍之內,因而該模型通常對納米MOSFET的導通電流預測過高。
2概述
新型納米MOSFET器件的發展現狀
一般而言,通過縮小器件的尺寸可以改善器件的特性,提商積體電路的集成度。但隨著器件尺寸的不斷減小,傳統的Metal-Oxide-Semiconductor Field-Effect-Transistor(MOSFET)金屬-氧化物-半導體電晶體存在著諸多不足,如MOSFET尺寸的不斷縮小會不可避免的產生嚴重的Short-Charmel Effects(SCEs)fe溝道效應,DrainInducedBarrierLowering(DIBL)漏致勢降低效應,Hot Carrier Effects (HCEs)熱載流子效應等,從而導致MOSFET器件的柵及對溝道的控制能力減弱,MOSFET器件的性能受到制約。因此,為了更好的提高MOSFET器件的驅動能力,有效地抑制短溝道效應,減小亞閾值擺幅Subthreshold Swing(SS),且使得MOSFET器件能夠更好的滿足未來積體電路發展的需要,研究人員主要從以下四個方面,來最佳化和提升MOSFET器件的性能。
1、柵/柵介質工程
依據MOSFET器件等比例縮小的方法,柵氧化屆厚度應隨著MOSFET器件溝長的減小而等比例縮小。就晶片的工藝製造技術而言,目前能實現柵氧化層厚度為].5納米甚至1納米。但是,當柵氧化層的厚度比較小時,溝道載流子可能會發生柵氧化層隨穿,從而使得柵極泄漏電流增大。因此,研究者提出不用二氧化娃作為柵介質材料,而是採用high-k材料,在保證等效柵氧化層厚度相同的情況下,大大地減小MOSFET器件的柵極泄漏電流的同時,又能提高柵介質對於強電場的承受能力。另外,多晶娃材料作為柵電極的MOSFET器件,不可避免的存在著多晶桂耗盡效應。而採用金屬材料作為柵電極,則可以克服多晶娃作為柵電極的不足。目前,常用的方法是將金屬柵電極和high-k柵介質材料聯合使用乂來提高MOSFET器件的速度以及減小柵泄漏電流。2006年,採用high-k柵介質材料和金屬柵極的電晶體,英特爾公司在45納米製造工藝上解決MOSFET器件柵極泄漏電流和源極、漏極之間泄漏電流的問題。
2、溝道工程
對於常規結構的MOSFET器件而言,其溝道的有效摻雜濃度會隨著器件溝長的減小而增大。當溝長減小到100納米時,有效摻雜濃度將高達到lOiScnT3,這可能會嚴重退化反型層載流子的遷移率,從而影響到器件的驅動電流。為此,研究人員提出從溝道工程入手來解決這個問題。溝道工程主要有兩個方面:縱向溝道設計和橫向溝道設計。縱向溝道設計釆用的是逆向摻雜分布的方法,即讓器件的摻雜濃度分布具有溝道表面摻雜濃度低、體內摻雜濃度高的特徵,從而使得MOSFET器件在不影響載流子遷移率的同時,又能有效抑制如閾值電壓改變數效應、器件穿通效應等SCEs。橫向溝道設計主要包括柵交疊輕摻雜漏,HALO摻雜等,來有效地抑制熱載流子效應以及改善MOSFET器件的閾值電壓特性。
.3、源/漏工程
MOSFET器件隨著溝道長度的不斷減小,源極和漏極之間的距離越來越小,漏端耗盡層寬度隨著漏極電壓的增大而不斷向溝道方向展寬,極端情況是源端耗盡層和漏端耗盡層連線在一起,從而發生穿通效應。當源端和漏端發生穿通效應後,泄漏電流會急劇增大,從而使得MOSFET器件的柵電極對溝道失去控制。另外,MOSFET器件漏端的強電場,會引起熱載流子效應,降低MOSFET器件的可靠性。為此,希望MOSFET器件源漏區的結深越淺越好。實驗表明,超淺結深的MOSFET能有效的抑制SCEs,DIBL效應及HCI效應。當然,將MOSFET器件的源漏區的PN結,用肖特基接觸來代替,也能有效降低MOSFET器件的SCEs。
4、新型結構MOSFET器件
新型結構MOSFET器件的研究也同樣受到了眾多研究人員的關注。國內外科研人員經過大量的研究,已經提出了許多新型結構的MOSFET器件。新型器件結構主要有:Silicon-On-Insulator (SOI) MOSFET, Dual-Material-Gate (DMG) M0SFET, Double-Gate(DG)柵M0SFET, Surrounding Gate (SG) MOSFET, Nanowire (NW) MOSFET,鰭型柵電晶體FinFET,及Tri-Material-Gate (TMG) MOSFET等。這些新型結構的器件,既增強了柵極對溝道的控制能力,又有效地抑制器件的短溝道效應,且有利於減小柵長和工作電壓。
當傳統的MOSFET器件尺寸縮小到50nm技術節點時，要求通過材料與結構革新以克服限制尺寸進一步縮小的基本物理障礙。這些基本物理問題包括：載流子通過薄柵的量子隧穿；載流子從MOSFET的源到漏、從漏到體的量子隧穿；控制MOSFET溝道和源漏區的摻雜以獲得較高的開--關態電流比；限定的亞閾斜率。
器件的驅動電流
理想情況下MOS的驅動電流是由反型層溝道電阻決定的。在CE理論下溝道電阻隨著器件特徵尺寸和外加電壓按比例下降應保持不變,但是實際情況是VgS下降的速度比較慢,所以溝道電阻下降了。在實際的器件中影響器件驅動電流的還有源漏區串聯電阻,主要包括柵和源漏覆蓋區的積累層電阻,側牆下源漏區的擴展電阻,以及矽化物一矽之間的接觸電阻,這些電阻並不具有按比例縮小的特性,成為限制器件驅動電流提高的主要因素。儘管人們採用自對準矽化物工藝、抬升的源漏、減薄側牆的寬度等工藝。但是這些改善是有限的,總的來看人們對串聯電阻的不斷增加並沒有很好的解決方法,源漏區串聯電阻將成為阻礙器件驅動電流提升的重要制約因素。
