《納米尺度SOI器件ESD工藝方法、模型模擬和器件結構研究》是依託北京大學，由王源擔任負責人的青年科學基金項目。
基本介紹
- 中文名：納米尺度SOI器件ESD工藝方法、模型模擬和器件結構研究
- 項目負責人：王源
- 項目類別：青年科學基金項目
- 依託單位：北京大學
項目摘要,結題摘要,
項目摘要
CMOS SOI工藝進入納米尺度後，器件特徵尺寸不堡燥汽諒斷減小、柵氧變薄、結深變淺、以及矽化物技術的引入，使得積體電路抗ESD衝擊能力大大降低。而SOI器件與體矽器件在結構上的區別導致了兩者在ESD保護能力、失效機理和保護電路設計上有很大的差別。因此，如何解決SOI器件抗ESD衝擊能力差的問題，提高SOI積體電路可靠性，對院姜采促進SOI積體電路產品化具有重要意義。該項目依託項目組成員多年SOI器件去擔境 ESD 防護方面的研究經驗，擬開發納米尺度SOI器件高ESD可靠性研究，戀習記葛研究內容包括：SOI器件ESD機理、相關工藝方法、模型模擬、ESD器件結構和版圖設計。
結題摘要
靜電放電（ESD）帶來的晶片失效問題是積體電路產業不容忽視的問題。隨著SOI技術的廣泛套用，SOI工藝的ESD保護設計具有非常重要的理論研究意義和產業套用價值。課題組針對標準SOI CMOS常壓和BCD高壓工藝的ESD設計需求，對適用於常壓與高壓I/O連線埠和電源連線埠的ESD保護器件進行了研究，提出了多種新型ESD保護器件結構和電路。研究工作進展和主要成果包括：(1) ggMOS管ESD保護結構方面，課題組針對其多指結構開啟不一致的問題，提出了一種新型ggMOS管結構。新結構柵極為一弓型結構，貫穿整個MOS管，有利於觸發電流通過溝道區在各鞏櫃個指條間快速傳導，提高開啟均勻性，可將ggMOS器件的ESD保護能力即二次擊穿電流提高20%。同時，研究了通孔分布位置與ggMOS器件ESD保護能力的關係，研究表明增大通孔間距，有利於多指器件ESD保護能力的提高。(2) SCR管ESD保護結構方面，課題組基於傳統的低觸發電壓SCR結構設計了一種新型具有高維持電壓的SCR結構—MISCR管。新結構在原有SCR結構中嵌入MOS管，二者呈並聯連線。ESD衝擊時，MOS管提前導通，輔助SCR管觸發，使其具有較低觸發電壓；通過增加寄生pnp管的基區寬度，實現較高的維持電壓；最終器件的抗ESD能力由SCR結構決定。流片實驗結果表明，MISCR器件有效提高了維持電壓，將其增至1.1VDD的安全範圍內，避免了閂鎖效應的發生。(3) LDMOS管ESD保護結構方面，課題組提出了新型LDMOS-SCR器件。新結構的特點是：在原有LDMOS結構中嵌入SCR結構，當ESD衝擊來臨時LDMOS結構決定器件觸發電壓，SCR結構決定器件ESD電流泄放能力。新結構與SOI BCD工藝兼容料境循，可替代LDMOS作輸出Buffer器件。流片實驗結果表明，LDMOS-SCR器件相比傳統LDMOS器件具有相同的觸發電壓，二次擊穿電流提高4倍。(4) ESD電源鉗位電路方面，課題組提出了一種新型多重RC觸發ESD電源鉗位保護電路，通過電流鏡結構電容、CR探測器和非對稱反相器的使用，在更小的版圖面旬遙煮積下，實現泄放電晶體更長的開啟時間和正常操作時更小泄漏電流。流片實驗結果表明，最終提出的電路在版圖面積為原始電路的87.6%、正常偏置時漏電為原始電路的70.7%的情況下，實現了ESD衝擊下，超過原始電路2.25倍的泄放電晶體的導通時間。
