朱慧瓏

朱慧瓏，中國科學院微電子研究所研究員，博士生導師。 提出了多項提高晶片性能的核心技術方案，其中包括雙應力薄膜（Dual Stress Liner）、應力近臨技術（stress proximity technique）、減薄柵極的應變MOSFET等； · 較系統地研究了鍺和銻在SixGe1-x體系中的擴散現象，提出了新的數學模型及解析解法，並第一次給出了精確描述鍺和銻在SixGe1-x體系中擴散係數的公式。

基本介紹

• 中文名：朱慧瓏
• 國籍：中國
• 職業：微電子研究所研究員，博士生導師
• 主要成就：雙應力薄膜、應力近臨技術
• 代表作品：精確描述鍺和銻在SixGe1-x體系中擴散係數的公式。

人物簡介

朱慧瓏，中國科學院微電子研究所研究員，博士生導師.

1982年9月獲中國科學技術大學物理系學士學位；

1988年9月獲北京師範大學物理博士學位。

1990年至2009年，先後在美國Argonne國家實驗室、UIUC、DEC、Intel、IBM等任職。

現任中國科學院微電子研究所研究員，博士生導師。

研究方向為超大規模積體電路器件與集成工藝的前瞻性研究。

個人成就

2000年-2009年 IBM半導體研究和開發中心(SRDC), 位於紐約的Hopewell Junction。.提出了多項提高晶片性能的核心技術方案，其中包括雙應力薄膜（Dual Stress Liner）、應力近臨技術（stress proximity technique）、減薄柵極的應變MOSFET等。較系統地研究了鍺和銻在SixGe1-x體系中的擴散現象，提出了新的數學模型及解析解法，並第一次給出了精確描述鍺和銻在SixGe1-x體系中擴散係數的公式。

1998年-2000年 　英特爾(Intel), 位於加利福尼亞州的Santa Clara。　研究和開發極大規模積體電路和晶片製造工藝的建模與仿真軟體。開發模擬晶片製造工藝(CMOS, 半導體存儲器, 離子注入, 摻雜擴散, …)的軟體, 並用於模擬CMOS器件的生產製造過程。指導公司與大學之間的研究合作工作。

1996年-1998年　數字設備公司(DEC), 位於麻薩諸塞州的Hudson。研究和開發大規模積體電路和晶片製造工藝的模型與仿真。設計實驗並用於校準硼和磷的擴散模型;並套用這些模型來模擬亞微米CMOS器件的製造過程; 參與器件的工藝設計。指導公司與大學之間的研究計畫。

1992年-1996年　伊利諾伊大學厄巴納-尚佩恩分校（UIUC）材料研究實驗室(MRL)，位於伊利諾州的Urbana-Champaign· 用分子動力學研究納米粒子燒結過程的先驅之一； 第一次發現了納米粒子超快速燒結（幾十微微秒）的現象並給出了理論解釋。據不完全統計，此項工作他引達139次。

1990年-1992年　美國阿貢國家實驗室(Argonne National Lab)材料科學部，位於伊利諾州的Argonne 。用分子動力學研究離子注入，原子混合，和原子擴散現象。

1988年-1990年　北京師範大學低能核物理研究所, 北京。 從事原子擴散，離子注入表面該性和核反應堆輻射損傷的理論物理研究。

2013年 新型太陽能矽片電池的研究，和水射流專家紀新剛合作研究了矽片的加工工藝。

研究領域

納米器件關鍵工藝技術先導研究

獲獎及榮譽：· IBM全公司2007年度4名牽頭髮明家(Leading Inventor)之一；· IBM半導體研究和開發中心2008年度的發明大師（Master Inventor）；　· 2項專利獲IBM傑出專利獎;　· 獲得IBM公司發明成就獎51次. 　代表論著： 1) H. Zhu et al, “Improving Yields of High Performance 65 nm Chips with Sputtering Top Surface of Dual Stress Liner,” VLSI 2007, pp180-181 2) H. Zhu et al, “On the Control of Short Channel Effect for MOSFETs with Reverse Halo Implantation” IEEE Electron Device Lett., vol. 28, no. 2, pp168-170, 2007。 3）H. Zhu, “Modeling of Impurity Diffusion with Vacancy-Mechanism in Diamond Lattice and Si1-xGex,” Electrochemical Society Proceedings Volume 2004-07, pp. 923-934 4) H. Zhu et al, “STRUCTURE AND METHOD TO ENHANCE STRESS IN A CHANNEL OF CMOS DEVICES USING A THIN GATE”, US Patent application number: US20060160317A1 5) H. Zhu et al, “Structure and method for manufacturing planar SOI substrate with multiple orientations”, US Patent number: US7094634. 6) H.S. Yang and H. Zhu, “Method and Apparatus for Increase Strained Effect in a Transistor Channel,” US Patents: US7118999 and US7462915 7) K. Lee and H. Zhu, “Method for slowing down dopant-enhanced diffusion in substrates and devices fabricated therefrom,” US Patent: US7163867 8) B. Doris et al, “Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers” US Patent Application: US20050093030A1 9) H. Zhu and R. S. Averback, "Sintering processes of two nanoparticles: a study by molecular-dynamics simulations," Phil. Mag. Lett. 73, no.1, (1996): 27-33. 10) H. Zhu et al, “Molecular-Dynamics Simulations of a 10-keV Cascade in Beta-NiAl,” Philosophical Magazine A71 735-758, 1995 承擔科研項目情況：現擔任“22納米關鍵工藝技術先導研究與平台建設”課題首席科學家, 該項目屬國家科技重大專項“極大規模積體電路製造裝備及成套工藝”.