新型抗干擾數據鏈電台中頻數字處理關鍵技術研究是一篇博士論文，論文作者為羅常青。
基本信息,中文摘要,
基本信息
副題名
外文題名
論文作者
羅常青著
導師
安建平指導
學科專業
通信與信息系統
學位級別
博士論文
學位授予單位
北京理工大學
學位授予時間
2006
關鍵字
軍事技術 信息系統 數據傳輸 信道編碼
館藏號
E919
館藏目錄
2009\E919\3
中文摘要
戰術數據鏈是現代高科技戰爭中戰鬥力的倍增器。戰術數據鏈不同於一般的數字通信系統，它是一種按規定的訊息格式和通信協定，實時傳輸處理格式化數字信息的戰術信息系統。它通常包含信息處理與傳輸、通信協定、訊息標準三大要素，主要用於傳輸處理戰場態勢信息、指揮控制信息和武器協同信息。數據鏈作為軍事電子信息系統的重要設備，在信息的多手段獲取、信息數位化、信息快速安全傳輸並實現信息共享等方面擔負著越來越重要的角色，並因其在現代戰爭和未來戰場的獨特地位和作用，使其一躍成為現代戰爭和未來戰場不可缺少的主戰裝備。 戰術數據鏈端機為戰術數據鏈提供了可靠的傳輸通道。端機中的抗干擾電台是整個端機中的最關鍵部分之一，而其中的中頻數位訊號處理單元則是電台中的核心單元。中頻數位訊號處理單元中的關鍵技術有信道編碼技術，調製解調技術、跳頻同步技術以及軟體無線電實現技術等。其中信道編碼技術是保障數據鏈的可靠安全傳輸的關鍵技術之一。 對於高斯白噪聲信道中的信道編碼技術前人已做充分研究，跳頻通信中的信道編碼技術也可參見大量文獻。但是戰術數據鏈的實時、可靠傳輸、格式化報文、所處無線信道的強幹擾特性，使得戰術數據鏈中信道編碼方案與解碼算法與傳統通信模式有很大的不同。戰術數據鏈跳頻模式下信道編碼方案的設計與解碼算法是對於實現戰術數據鏈可靠傳輸具有十分重大的意義。 目前，跳頻通信中信道編碼的研究大多給出了信道編碼在各種干擾環境中的性能限，存在性能限過於寬鬆的缺陷。本課題中數據鏈的性質決定了信道編碼的碼長是受限的，而且數據鏈跳頻模式中的跳頻速率和每跳上傳輸的有效比特數也是在一定範圍內。信道編碼碼長和每跳上傳輸的有效比特數決定了信道編碼方案中的交織參數是受約束的。在這些約束條件下，各種信道編碼在跳頻通信中的性能是本文研究的重點。 因為性能限存在寬鬆的缺陷，所以應採用蒙特卡羅仿真的方法來得到約束條件下的信道編碼在跳頻通信中精確性能。本文使用蒙特卡羅仿真法大量仿真了數據鏈跳頻模式中各種信道編碼方案的性能，並比較了各種信道編碼方案間的性能差異。仿真結果可作為數據鏈跳頻模式中信道編碼方案的設計依據。 本文主要研究數據鏈中跳頻模式下的信道編碼技術，並在FPGA上實現了各種信道編碼的高速編解碼器，最後設計了一種可實時實現數據鏈電台多種通信模式的中頻數字處理單元，具體內容如下： 1、本文詳細分析和研究了現有數據鏈中的RS碼。在數據鏈跳頻模式下部分頻帶噪聲干擾(Partial Band Noise Jamming,PBNJ)環境中，對RS編碼系統套用糾錯糾刪解碼算法和並行解碼算法，並使用兩個度量參數ρ〓和EJR〓來衡量數據鏈跳頻模式中RS碼的性能。蒙特卡羅仿真結果表明，在已知信道邊信息條件下，RS碼使用並行解碼算法的性能參數ρ〓要明顯優於只糾錯解碼算法，而EJR〓要略優於只糾錯解碼算法。 2、在對數據鏈的跳頻模式下卷積碼的研究中，本文提出了使用按跳為單位對每一跳上信號的模值進行歸一化操作，使得各跳上的干擾對整個解碼的影響只局限於一跳範圍的數據內。在有信道邊信息的條件下，根據信道中的信噪比與分支度量之間的關係，提出了一種新的Viterbi解碼分支度量計算方法，新的分支度量計算公式將不同跳上的信噪比作為分支度量的權重，使得PBNJ信道中的卷積碼也具有較好的ρ〓和EJR〓性能。 3、在跳頻通信部分頻帶噪聲干擾環境下的Turbo研究中，因為Turbo碼對信噪比不敏感，而被干擾跳上的數據的可靠性低，所以在Turbo解碼中的分支分支度量的計算公式中，在按跳為單位對接收信號模值進行歸一化操作的基礎上，引入了一個修正的因子。仿真分析表明，加入修正因子的Turbo解碼算法在信道干擾狀態已知的條件下的性能要優於傳統算法，提高了Turbo碼的ρ〓降低了Turbo碼的EJR〓。 4、慮到未來數據鏈的高數據速率、低處理延遲的需求，數據鏈中RS碼、卷積碼和Turbo碼高速編解碼器的硬體實現是本文研究的主要內容之一。本文使用Xilinx的一款200萬門FPGA晶片Spartan3系列的Xc3s2000-4fg676，分別實現了RS碼、卷積碼和Turbo碼的高速編解碼器，其中RS解碼器的數據吞吐量可達53.6Mbps，解碼延遲約為2.09μs，卷積碼的Viterbi解碼器的數據吞吐量可達6.54Mbps，解碼延遲為0.96ms, Turbo解碼器的數據吞吐量可達1.261Mbps，解碼延遲為0.203ms。 5、設計並實現了多模式超短波數據鏈電台中頻數位訊號處理單元，該單元採用DSP+FPGA+ARM+DDS的硬體結構，可實時完成數據鏈中多種波形的傳輸。其中DSP完成基帶信號處理的功能，FPGA完成運算量大的數字中頻和DS信號的PN碼相位捕獲， ARM完成整箇中頻數字處理單元的控制以及與外部的數據接口功能，DDS用於提供精確的時鐘。
