《數字邏輯原理與FPGA設計（第2版）》是2015年9月1日北京航空航天大學出版社出版的圖書，作者是劉昌華、管庶安。
基本介紹
- 書名：數字邏輯原理與FPGA設計（第2版）
- 作者：劉昌華、管庶安
- 出版社：北京航空航天大學出版社
- ISBN：9787512417663
內容簡介,圖書目錄,
內容簡介
《數字邏輯原理與FPGA設計(第2版)》系統介紹了數字邏輯的基本原理與FPGA設計的實際套用。主要內容包括：數字系統、數制與編碼、邏輯代數基礎、組合邏輯電路的分析與設計、時序邏輯電路的分析與設計、可程式邏輯器件、VHDL設計基礎、FPGA設計基礎、數字邏輯基礎實驗和數字系統FPGA設計實踐等。相對第1版，本書增加了FPGA設計工具QuartusII9．1相關內容。基於DE2115系列平台更新了第9章和第10章。
書中列舉的設計實例都經QuartusII9．1工具編譯通過，並在DE2115開發板上通過了硬體測試，可直接使用。本書配有多媒體教學課件PPT，可作為普通高等院校計算機、電子、通信、自動控制等專業的基礎課教材，也可作為成人自學考試用書及電子設計工程師技術培訓的指導教材。從事數字邏輯電路和系統設計的電子工程師亦可將本書內容作為參考。
圖書目錄
第1章 緒 論
1．1 數字時代
1．1．1 模擬信號
1．1．2 數位訊號
1．2 數字系統
1．2．1 數位技術的優勢
1．2．2 數字邏輯電路
1．2．3 數字系統的組成
1．2．4 典型的數字系統———計算機
1．2．5 數字邏輯的內容及研究方法
1．3 數制及其轉換
1．3．1 數 制
1．3．2 數制轉換
1．4 帶符號二進制數的代碼表示
1．5 編 碼
1．5．1 BCD碼
1．5．2 格雷碼
1．5．3 奇偶校驗碼
1．5．4 ASCII碼
1．6 習 題
第2章 邏輯代數基礎
2．1 邏輯代數的基本概念
2．1．1 邏輯變數及基本運算
2．1．2 邏輯表達式
2．1．3 邏輯代數的公理
2．2 邏輯函式
2．2．1 邏輯函式的定義
2．2．2 邏輯函式的表示法
2．2．3 複合邏輯
2．3 邏輯函式的標準形式
2．3．1 最小項及最小項表達式
2．3．2 最大項及最大項表達式
2．3．3 邏輯函式表達式的轉換方法
2．3．4 邏輯函式的相等
2．4 邏輯代數的重要定理
2．4．1 重要定理
2．4．2 重要定理與最小項、最大項之間的關係
2．5 邏輯函式化簡
2．5．1 代數化簡法
2．5．2 卡諾圖化簡法
2．5．3 具有任意項的邏輯函式的化簡
2．6 習 題
第3章 組合邏輯電路
3．1 邏輯門電路的外特性
3．1．1 簡單邏輯門電路
3．1．2 複合邏輯門電路
3．1．3 門電路的主要外特性參數
3．1．4 正邏輯與負邏輯
3．2 組合邏輯電路分析
3．2．1 組合邏輯電路的基本特點
3．2．2 分析流程
3．2．3 計算機中常用組合邏輯電路分析舉例
3．3 組合邏輯電路的設計
3．4 設計方法的靈活運用
3．4．1 邏輯代數法
3．4．2 利用無關項簡化設計
3．4．3 分析設計法
3．5 組合邏輯電路的險象
3．5．1 險象的產生與分類
3．5．2 險象的判斷與消除
3．6 計算機中常用的組合邏輯電路設計
3．6．1 8421碼加法器
3．6．2 七段解碼器
3．6．3 多路選擇器與多路分配器
3．7 習 題
第4章 時序邏輯電路分析
4．1 時序邏輯電路模型
4．2 觸發器
4．2．1 基本R S觸發器
4．2．2 常用觸發器
4．2．3 各類觸發器的相互轉換
4．2．4 集成觸發器的主要特性參數
4．3 同步時序邏輯分析
4．3．1 同步時序邏輯電路描述
4．3．2 同步時序邏輯分析
4．4 異步時序邏輯電路分析
4．5 計算機中常用的時序邏輯電路
4．5．1 暫存器
4．5．2 計數器
4．5．3 節拍發生器
4．6 習 題
第5章 時序邏輯電路設計
5．1 同步時序邏輯設計的基本方法
5．2 建立原始狀態圖
5．3 狀態化簡
5．3．1 狀態化簡的基本原理
5．3．2 完全定義狀態化簡方法
5．4 狀態編碼
5．4．1 確定存儲狀態所需的觸發器個數
5．4．2 用相鄰編碼法實現狀態編碼
5．5 確定激勵函式及輸出方程
5．5．1 選定觸發器類型
5．5．2 求激勵函式及輸出函式
5．5．3 電路的“掛起”及恢復問題
5．6 脈衝異步時序電路的設計方法
5．7 時序邏輯設計舉例
5．7．1 序列檢測器設計
5．7．2 計數器設計
5．7．3 基於MSI器件實現任意模值計數器
5．8 習 題
第6章 可程式邏輯器件
6．1 可程式邏輯器件概述
6．1．1 可程式邏輯器件的發展歷程
6．1．2 可程式邏輯器件分類
6．1．3 可程式邏輯器件的結構
6．2 簡單PLD原理
6．2．1 PLD中陣列的表示方法
6．2．2 PROM
6．2．3 PLA 器件
6．2．4 PAL器件
6．2．5 GAL器件
6．3 CPLD
6．3．1 CPLD的基本結構
6．3．2 Altera公司MAX系列CPLD簡介
6．4 FPGA
6．4．1 FPGA 的基本結構
6．4．2 Altrea公司FPGA 系列FLEX10K器件的結構
6．4．3 嵌入陣列塊(EmbeddedArrayBlock,EAB)
6．4．4 邏輯陣列塊(LogicArrayBlock,LAB)
6．4．5 邏輯單元(LogicElement,LE)
6．4．6 快速通道互連
6．4．7 輸入輸出單元(IOE)
6．5 習 題
第7章 VHDL設計基礎
7．1 VHDL的基本組成
7．1．1 實 體
7．1．2 構造體
7．1．3 程式包
7．1．4 庫
7．1．5 配 置
7．2 VHDL語言的基本要素
7．2．1 VHDL語言的標識符
7．2．2 VHDL語言的客體
7．2．3 VHDL語言的數據類型
7．2．4 VHDL語言的運算操作符
7．3 VHDL語言的基本語句
7．3．1 順序描述語句
7．3．2 並行語句
7．4 常見組合邏輯電路的VHDL設計
7．4．1 編碼器、解碼器、選擇器
7．4．2 數值比較器
7．5 常見時序邏輯電路的VHDL設計
7．5．1 觸發器的VHDL設計
7．5．2 鎖存器和暫存器
7．5．3 計數器
7．6 習 題
第8章 FPGA 設計基礎
8．1 EDA 技術概述
8．1．1 EDA 技術的發展歷程
8．1．2 EDA 技術的主要內容
8．1．3 EDA 技術的發展趨勢
8．2 FPGA 設計方法與設計流程
8．2．1 基於FPGA 的層次化設計方法
8．2．2 基於FPGA 技術的數字邏輯系統設計流程
8．3 FPGA 設計工具QuartusII9．1
8．3．1 QuartusII9．1的特點
8．3．2 QuartusII9．1設計流程
8．4 QuartusII9．1設計入門
8．4．1 啟動QuartusII9．1
8．4．2 設計輸入
8．4．3 編譯綜合
8．4．4 仿真測試
8．4．5 硬體測試
8．5 習 題
第9章 數字邏輯實驗指南
9．1 基於原理圖輸入設計4位加法器
9．1．1 設計提示
9．1．2 QuartusII設計流程
9．2 基於VHDL文本輸入設計7段數碼顯示解碼器
9．2．1 設計提示
9．2．2 QuartusII設計流程
9．3 基於原理圖輸入設計M＝12加法計數器
9．3．1 設計提示
9．3．2 QuartusII設計流程
9．4 基於Altera宏功能模組LPM_ROM 的4位乘法器設計
9．4．1 設計提示
9．4．2 QuartusII設計流程
9．5 數字邏輯基礎型實驗
9．5．1 實驗1 加法器的FPGA 設計
9．5．2 實驗2 解碼器的FPGA 設計
9．5．3 實驗3 計數器的FPGA 設計
9．5．4 實驗4 100分頻十進制加法計數器FPGA 設計
9．5．5 實驗5 偽隨機信號發生器FPGA 設計
9．5．6 實驗6 套用VHDL完成簡單組合電路FPGA 設計
9．5．7 實驗7 套用VHDL完成簡單時序電路FPGA 設計
9．5．8 實驗8 基於VHDL語言的4位多功能加法計數器FPGA 設計
9．5．9 實驗9 移位運算器FPGA 設計
9．5．10 實驗10 循環冗餘校驗(CRC)模組FPGA 設計
9．6 習 題
第10章 數字系統的FPGA 設計
附 錄 網上資料與教學課件
參考文獻
