數字系統積體電路設計導論

數字系統積體電路設計導論

《數字系統積體電路設計導論》是2017年1月清華大學出版社出版的圖書,作者是張金藝、李嬌、朱夢堯、周多、姜玉稀。

基本介紹

  • 書名:數字系統積體電路設計導論
  • 作者:張金藝、李嬌、朱夢堯、周多、姜玉稀
  • 出版社清華大學出版社
  • 出版時間:2017年1月
  • 定價:59 元
  • ISBN:9787302452980
內容簡介,圖書目錄,

內容簡介

本教材是一本適用於電子技術與電子工程類專業讀者的積體電路設計方面的教材,期望讀者通過對本教材的學習,對數字系統積體電路設計基本知識和關鍵技術有一個較全面的了解和掌握; 同時,根據對應專業的特點,使讀者對積體電路可測試性設計有關知識和當今較先進的積體電路設計方法及Verilog HDL硬體描述語言在積體電路設計全過程的運用也有所了解。
本教材內容涵蓋設計方法學、生產工藝、EDA相關微電子學基礎知識、軟體工具、設計步驟、Verilog HDL硬體描述語言、測試方法、可測試性設計和SoC設計等積體電路設計方面的關鍵知識點。

圖書目錄

第1章積體電路設計進展
1.1引言
1.1.1積體電路的發展簡史
1.1.2積體電路製造工藝的發展
1.1.3積體電路產業結構經歷的變革
1.1.4積體電路與電子信息技術
1.2積體電路設計需具備的關鍵條件及分類方式
1.2.1積體電路設計需具備的4個關鍵條件
1.2.2積體電路的分類方式
1.3積體電路設計方法與EDA工具發展趨勢
1.3.1積體電路設計方法的演變
1.3.2常用的積體電路設計方法
1.3.3積體電路EDA工具的發展趨勢
習題
參考文獻
第2章積體電路製造工藝
2.1積體電路製造工藝與製造流程介紹
2.1.1積體電路製造工藝介紹
2.1.2CMOS工藝簡介
2.1.3以矽工藝為基礎的積體電路生產製造流程
2.1.4積體電路製造工藝的新技術與新發展
2.2CMOS電路版圖
2.2.1CMOS邏輯電路
2.2.2CMOS版圖設計(基於CMOS反相器)
2.3系統中各種延遲特性分析
2.3.1延遲特性簡介
2.3.2CMOS反相器的門延遲
參考文獻
第3章數字積體電路設計描述與仿真
3.1數字積體電路的設計描述
3.1.1數字積體電路設計的層次化設計及描述域
3.1.2積體電路設計的描述方式
3.2積體電路邏輯仿真與時序分析
3.2.1積體電路設計驗證
3.2.2積體電路設計驗證中的邏輯仿真
3.2.3積體電路設計中的時序分析
3.2.4邏輯仿真與時序分析不足
3.3仿真建模與仿真流程
3.3.1數字系統仿真模型的建立
3.3.2數字系統仿真流程
3.4常用積體電路邏輯仿真工具介紹
3.4.1ModelSim工具
3.4.2VCS工具
3.4.3Quartus Ⅱ工具
3.4.4Cadence公司邏輯仿真工具
3.4.5Prime Time工具
3.5系統驗證
3.5.1驗證方法學和驗證語言
3.5.2UVM簡介
3.5.3基於System Verilog的UVM類庫
3.5.4UVM舉例
習題
參考文獻
第4章數字積體電路設計綜合
4.1設計綜合概述
4.1.1設計綜合發展及分類
4.1.2積體電路高層次綜合簡述
4.1.3積體電路版圖綜合簡述
4.2積體電路邏輯綜合
4.2.1概述
4.2.2HDL編碼風格與邏輯綜合
4.2.3設計約束的施加
4.2.4設計約束的估算
4.2.5高級時鐘約束
4.3DC工具使用流程
4.3.1DC圖形模式使用
4.3.2DC命令模式使用
習題
參考文獻
第5章積體電路測試與可測試性設計
5.1積體電路測試技術概述
5.1.1積體電路測試原理
5.1.2積體電路測試的分類
5.1.3自動測試設備介紹
5.2數字積體電路中的故障模型
5.2.1缺陷、失效和故障的概念和區別
5.2.2常用的幾種故障模型
5.2.3故障的壓縮和故障冗餘
5.3邏輯模擬和故障模擬
5.3.1邏輯模擬算法
5.3.2故障模擬算法
5.4組合電路測試生成
5.4.1代數法
5.4.2路徑敏化法
5.4.3D算法
5.4.4組合電路測試生成算法總結
5.5可測試性設計
5.5.1專用可測試性設計技術
5.5.2掃描路徑法
5.5.3邊界掃描法
5.5.4內建自測試法
5.6SoC測試技術
5.6.1基於核的SoC測試的基本問題
5.6.2SoC測試結構
5.6.3IEEE P1500標準
5.6.4SoC的測試策略
5.7納米技術時代測試技術展望
習題
參考文獻
第6章Verilog HDL數字系統設計
6.1Verilog HDL入門知識
6.1.1Verilog HDL概述
6.1.2Verilog HDL設計方法
6.1.3Verilog HDL中的模組
6.1.4Verilog HDL中對所用詞的約定法則
6.1.5數、數據類型與變數
6.1.6運算表達式中的運算符與運算元
6.2Verilog HDL行為描述與建模
6.2.1行為建模的基本程式架構
6.2.2塊結構
6.2.3塊結構中的常用程式語句
6.2.4賦值語句
6.2.5塊結構中的時間控制
6.2.6行為描述與建模中的任務和函式
6.3Verilog HDL結構描述與建模
6.3.1結構建模的基本程式架構
6.3.2層次化設計中的結構描述與建模
6.3.3基於Verilog HDL內置基本邏輯門的結構描述與建模
6.4Verilog HDL仿真模組與模組仿真
6.4.1Verilog HDL仿真模組構建
6.4.2Verilog HDL系統任務和系統函式
習題
參考文獻
附錄: 第6章習題技術要求與仿真要求參考
第7章系統積體電路SoC設計
7.1系統積體電路SoC設計簡介
7.1.1積體電路設計方法的演變
7.1.2SoC概述
7.1.3SoC設計面臨的新挑戰
7.1.4SoC設計對IP的挑戰
7.1.5SoC設計的標準化
7.2SoC的關鍵技術
7.2.1IP核復用設計
7.2.2軟/硬體協同設計
7.2.3互連效應
7.2.4物理綜合
7.2.5低功耗設計
7.3SoC設計思想與設計流程
7.3.1SoC設計思想
7.3.2SoC設計流程
7.3.3基於復用平台的SoC設計
7.4IP核復用技術與IP核設計標準化
7.4.1IP核技術的進展
7.4.2IP核設計流程
7.4.3IP核的設計驗證
7.4.4IP核的復用技術
7.5片上匯流排
7.5.1源於傳統微機匯流排的片上匯流排
7.5.2片上匯流排接口標準
7.5.3片上匯流排的層次化結構
7.5.4AMBA匯流排
7.5.5Avalon匯流排
7.5.6OCP匯流排
7.5.7主從式Wishbone匯流排
7.5.8CoreConnect匯流排
習題
參考文獻
英語縮略語

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