《改進的用於FPGA的數字鎖相環電路設計》是譚聰撰寫的一篇論文。
基本介紹
- 中文名：改進的用於FPGA的數字鎖相環電路設計
- 論文來源：復旦大學
- 發表時間：2009-04-26
- 作者：譚聰
- 分類號：TN911.8;TN791
論文摘要,引文格式,
論文摘要
本文採用了一種全數字的電路結構設計了內置於FPGA晶片中的延遲鎖相環結構。主要創新點包括:將傳統DLL中的用模擬方式實現的環路濾波器和壓控延遲線改進為數字方式,避免了模擬電路缺乏穩態,對噪聲敏感,抗干擾性能較差,設計和製造過程中的複雜性高、可重用性差的問題,並針對現有的全數字電路結構面積過大的,頻率合成功能不夠的問題對開環與閉環兩種基本的DLL分別提出了改進的方案。針對開環DLL占用面積過大的缺陷,設計了三層次的結構;而針對閉環DLL頻率覆蓋範圍不夠廣,面積較大的缺陷,設計了帶隙基準控制的可控延遲鏈。本文在SMIC0.18μm工藝下,採用改進的閉環DLL結構設計出可以滿足時鐘頻率範圍從10MHz～250MHz,鎖定精度為100ps,鎖定時間在150個周期(15μs(10MHz)～0.6μs(250MHz))以內,能夠實現周期測量,時鐘延遲測量,延時補償功能的DLL。同時,完成了時鐘相移電路的設計,實現可程式相移,為用戶提供與輸入時鐘同頻的相位差為90度,180度,270度的相移時鐘;時鐘占空比調節電路的設計,實現可程式占空比,提供占空比為50%的時鐘信號;時鐘分頻電路的設計,實現較為複雜的頻率合成功能能夠提供2倍頻及1～32分頻時鐘。在輸入時鐘頻率不變的情況下,只需一次調節過程即可完成輸入輸出時鐘的同步,鎖定時間短,噪聲不會積累,抗干擾性好,同時所占用的晶片面積遠小於其它設計方法,僅占用Spartan IIE及採用Xilinx_Andy方法所需要的晶片面積的1/3,而在頻率合成,頻率覆蓋範圍等還要優於其它方法。
引文格式
譚聰. 改進的用於FPGA的數字鎖相環電路設計[D].復旦大學,2009.
