基於Quartus Prime的數字系統Verilog HDL設計實例詳解第3版

內容簡介

本書以語法與實例結合的方式來講解可程式邏輯器件的設計方法，軟體開發平台為Altera公司的Quartus Prime 16.1 FPGA/CPLD設計軟體。本書由淺入深地介紹了利用Quartus Prime進行數字系統開發的設計流程、設計思想和設計技巧。書中的例子非常豐富，既有簡單的數字邏輯電路實例，也有複雜的數字系統設計實例。

作者簡介

周潤景教授，中國電子學會高級會員，IEEE/EMBS會員，國家自然科學基金項目"高速數字系統的信號與電源完整性聯合設計與最佳化”等多項、省部級科研項目負責人，主要從事模式識別與智慧型系統、控制工程的研究與教學工作，具有豐富的教學與科研經驗。

圖書目錄

第1章 Quartus Prime開發流程

1.1 Quartus Prime軟體綜述

1.2 設計輸入

1.3 約束輸入

1.4 綜合

1.5 布局布線

1.6 仿真

1.7 編程與配置

第2章 Quartus Prime的使用

2.1 原理圖和圖表模組編輯

2.2 文本編輯

2.3 混合編輯（自底向上設計）

2.4 混合編輯（自頂向下設計）

第3章第三方EDA工具的使用

3.1 第三方EDA工具簡介

3.2 ModelSim仿真工具的使用

3.2.1 仿真簡介

3.2.2 ModelSim簡介

3.2.3 使用ModelSim進行功能仿真

3.2.4 使用ModelSim進行時序仿真

3.2.5 在Quartus Prime中調用ModelSim進行仿真

3.2.6 ModelSim仿真工具的高級套用

3.3 Synplify Premier綜合工具的使用

3.3.1 Synplify/Synplify Pro/Synplify Premier簡介

3.3.2 Synplify Premier綜合流程

3.3.3 Synplify Premier的其他綜合技巧

第4章 Verilog HDL語言概述及基本要素

4.1 Verilog HDL語言簡介

4.2 Verilog HDL設計流程

4.3 程式模組的說明

4.4 Verilog HDL 的層次化設計

4.5 時延

4.6 Verilog HDL 語言的描述形式

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基本介紹

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