基於CMOS工藝的10GHz 6bit ADC電路設計及校正方法研究

《基於CMOS工藝的10GHz 6bit ADC電路設計及校正方法研究》是依託北京理工大學,由王衛江擔任項目負責人的面上項目。

基本介紹

  • 中文名:基於CMOS工藝的10GHz 6bit ADC電路設計及校正方法研究
  • 依託單位:北京理工大學
  • 項目負責人:王衛江
  • 項目類別:面上項目
項目摘要,結題摘要,

項目摘要

隨著寬頻套用系統的快速發展,寬頻技術對高速ADC的需求日益迫切。國內低端市場被國際大公司所壟斷,高端市場上受到境外的技術封鎖並存在禁運的現象,因此棗祖甩,研發具有自主智慧財產權的高速ADC具有極高的實際應鞏櫃用價值和殃漿凳翻巨大的學術意義。.基於高性能模擬前端電路的前期科研基礎和迫切套用需求,本課題針對10GS/s 6bit 的高戀習斷整性能ADC進行深入研究,探索4通道時間交織技術和單通道高插值和參考電壓混合技術。針對多通道ADC的通道間失配現象,重點進行基於統計學的時序傾斜後台校正技術的研究,結合相關函式統計學算法和延時可控的多相位時鐘,解決時序相位問題。同時,放婆海突破傳統動態比較器設計,採用高速的雙採樣採樣保持(T/H)電路和帶有有源電感的靜態比較器,滿足系統轉換速率需求。進而建立整套的高速ADC設計、仿真驗證、測試驗證和系統套用方案,為高速ADC設計提供理論基礎和技術支撐,促進高性能電路設計方法學的發展和套用。

結題摘要

基於高性能模擬前端電路的前期科研基礎和迫切套用需求,本課題針對10GS/s 6bit的高性能ADC進行深入研究,探索四通道時間交織技術和單通道高插值和參考電壓混合技術。針對多通道ADC 的通道間失配現象,重點進行基於統計學的時序傾斜後台校正技術的研究,結合相關函式統計學算法和延時可控的多相位時鐘,解決時序相位問題。同時,突破傳統動態比較器設計,採用高速的雙採樣採樣保持(T/H)電路和帶有有源電感的靜態比較器,滿足系統轉換速率需求。本課題完成了TSMC 90nm CMOS工藝下的四通道時間交織Flash ADC設計與仿真,謎遙棗並實現了兩通道結構ADC流片,實現了5GHz、4.02bit有效位的ADC晶片;同時,完成了高速ADC設計方案,在TSMC 0.18um CMOS工藝下,實現了1.25GHz、校正後4.6bit有效位的院姜采單通道ADC晶片。本課題建立了針對四通道時間交織與高速單通道結構的ADC設計、仿真驗證、測試驗證和系統套用方案,為高速ADC設計提供理論基礎和技術支撐,促進高性能電路設計方法學的發展和套用。

相關詞條

熱門詞條

聯絡我們