《基於矽工藝的太赫茲晶片級倍頻鏈技術研究》是依託電子科技大學,由楊自強擔任醒目負責人的面上項目。
基本介紹
- 中文名：基於矽工藝的太赫茲晶片級倍頻鏈技術研究
- 依託單位：電子科技大學
- 項目類別：面上項目
- 項目負責人：楊自強
項目摘要,結題摘要,
項目摘要
傳統固態太赫茲倍頻鏈電路採用混合積體電路方式實現，從微波頻段倍頻至太赫茲頻段，需要多級倍頻，電路結構複雜、體積大、加工精度差、調試工作量大。為解決以上問題，本項目將著手把矽技術引入太赫茲倍頻鏈電戀習諒堡路設計中，矽技術不僅具有集成度高、功耗小等優點，並且還有與後端基帶數位訊號處理器集成到一塊晶片成為SOC的巨大潛力。在同種矽工藝條件下，肖特基勢壘二極體（SBD）器件的截止頻率遠高於MOS器件，以0.13μm 矽CMOS工藝為例，其MOS器件截止頻率約為100GHz，而SBD器件截止頻率則高達2THz，SBD器件的運用必將大大提升矽基單片積體電路的工作頻率。本項目將研究矽基SBD器件最佳化和高效建模方法，以及倍頻鏈晶片中的關鍵電路在太赫茲頻段的特性，探索適合倍頻鏈晶片的設計方法。本項目的順利實施將為太赫茲倍頻鏈晶片設計提供有效的理論支撐。
結題摘要
傳統固態太赫茲倍頻鏈電路採用混合積體電路方式實現，從微波頻段倍頻至太赫茲頻段，需要多級倍頻和驅動放大模組，電路結構複雜、體積大、加工精度差、調試工作量大。為解決以上問題，本項目把矽技術引入太赫茲倍頻鏈電路設計中，研究將太赫茲倍頻鏈的多個單元電路集成到一個晶片上，為最終實現全集成化的矽基太赫鞏櫃茲收發前端奠定了基礎。隨著矽工藝進步，器件柵長不斷縮小，在矽襯底上實現太赫茲倍頻鏈電路已碑遙白成為可能。本項目主要研究內容和成果包括：1.對於矽基有源器件版圖進行深入研究和重新設計，以最大限度降低器件的外圍寄生參數院姜采，從而提升器件的fmax頻率，並在此基礎上採用參數提取肯囑滲獄和電磁場仿真相結合的方法，精確計算器件的寄生和分布參數求諒催。2.對矽基片上無源結構進行深入研究，利用矽基的多層電路結構，構建了禁止接地共面波導、高頻微波balun等關鍵無源電路，通過有效禁止襯底影響，極大提升無擊組寒源電路性能。3.對矽基高效倍頻技術進行研究，在矽襯底上構建了毫米波二倍頻單元和太赫茲三倍頻單元，採用平衡式構架，有效抑制倍頻產生的諧雜波，同時提升倍頻單元輸出功率。4.對矽基驅動級功率放大技術進行研究，採用cascode結構，有效提升功放的輸出功率。5.對倍頻鏈晶片的一體化技術進行研究，利用多種工藝設計G波段6次倍頻鏈和9次倍頻鏈。6.對G波段放大單片進行研究，完成了器件的小信號建模和兩級放大單片設計。7.對新型毫米波和太赫茲片上過渡電路進行研究，並設計了一種集成片上過渡結構的太赫茲放大單片。
