基本介紹
- 中文名：串並轉換
- 外文名：serial/parallel conversion
- 別名：串並變換
- 類別：SIPO,PISO
數據傳輸,串列並行輸出（SIPO）,並行串列輸出（PISO）,前沿發展,
數據傳輸
串列數據輸出是將組成數據和字元的碼元按時序逐位予以傳輸，並行數據傳輸是將固定位數（通常為8位或16位等）的數據和字元碼元同時傳輸至接收端，串並轉換是完成這兩種傳輸方式之間轉換的技術。
例如：需要傳輸的數據有32bit，用串列傳輸則需要32個時鐘周期完成傳輸，如果用8位並行傳輸，則32bit數據只需要4個時鐘周期就可以完成傳輸。
串列並行輸出（SIPO）
此配置允許從串列格式轉換為並行格式。串列輸入數據，如上面的SISO部分所述。一旦數據被輸入，它可以在每個輸出同時讀出，或者它可以被移出。
在該配置中，每個觸發器是邊沿觸發的。所有觸發器以給定的時鐘頻率工作。每個輸入位在N個時鐘周期後下降到第N個輸出，導致並行輸出。
在並行輸出在串列載入過程期間不應改變的情況下，期望使用鎖存或緩衝的輸出。在鎖存的移位暫存器中，串列數據首先被載入到內部緩衝暫存器中，然後在接收到載入信號時，緩衝暫存器的狀態被複製到一組輸出暫存器中。通常，串列輸入/並行移位暫存器的實際套用是將數據從單線上的串列格式轉換為多線上的並行格式。
並行串列輸出（PISO）
該配置具有以並行格式線上D1至D4上輸入的數據，D1是MSB。 要將數據寫入暫存器，寫/移位控制線必須保持低電平。 為了移位，W / S控制線變為高電平並且暫存器被鎖定時。 該裝置現在用作SISO移位暫存器，其中D1作為數據輸入。 只要時鐘周期數不超過數據串的長度，數據輸出Q將按順序讀出並行數據。
前沿發展
1、基於FPGA的多路高速串並轉換器設計
高速串並轉換器的設計是FPGA設計的一個重要方面,傳統設計方法由於採用FPGA的內部邏輯資源來實現,從而限制了串並轉換的速度。該研究以網路交換調度系統的FGPA驗證平台中多路高速串並轉換器的設計為例,詳細闡述了1:8DDR模式下高速串並轉換器的設計方法和16路1:8串並轉換器的實現。結果表明,採用Xilinx Virtex-4的ISERDES設計的多路串並轉換器可以實現800Mbit/s輸入信號的串並轉換,並且減少了設計複雜度,縮短了開發周期,能滿足設計要求。
2、基於高速LVDS的串並轉換電路設計與研究
基於ANSI/TIA/EIA-644標準，研究了基於高速LVDS的串並轉換電路。在此基礎上，根據功能將其分為LVDS接收電路和串並轉換電路兩個主要模組。在LVDS接收電路中，通過ESD保護電路、軌對軌放大電路、遲滯比較電路、整形緩衝電路和失效保護電路的設計，完成了將2.5Gbps的LVDS信號轉化為CMOS信號的工作。仿真結果表明，整個LVDS接收電路的延時為0.45ns，上升時間為0.04ns，下降時間為0.03ns，占空比為37∶36，滿足設計要求。在串並轉換電路中，為了滿足高速和低時鐘的要求，採用一種樹型結構和移位暫存器結構級聯的串並轉換電路。通過占空比為1∶4的5分頻器、樹型結構串並轉換電路和移位暫存器結構串並轉換電路的設計，將1路2.5Gbps的數據轉化為10路250Mbps的數據。仿真結果表明，整個串並轉換電路的功能正確，滿足設計要求。
