三維器件結構多核心處理器互連低功耗技術

《三維器件結構多核心處理器互連低功耗技術》是依託西安電子科技大學，由蔡覺平擔任項目負責人的面上項目。

基本介紹

• 中文名：三維器件結構多核心處理器互連低功耗技術
• 項目類別：面上項目
• 項目負責人：蔡覺平
• 依託單位：西安電子科技大學

中文摘要

本課題針對採用穿透矽通道（TSV）等技術的3D（Three Dimensional）晶片結構，研究MPSoCs（Multi-Processor System-on-Chips）互連低功耗技術。以3D晶片層間互連線的小負載、高傳輸特性為技術突破口，研究新器件結構對MPSoCs互連低功耗性能的影響。重點研究3D-MPSoCs晶片熱點檢測和預測技術，在保證系統整體低功耗要求的條件下，提高晶片的可靠性。以交換節點為核心，檢測和預測互連功耗，採用自適應路由、動態重構和DVFS等低功耗技術，實現3D結構下的多核心互連低功耗技術。以200-2000核心的CPU和GPU晶片結構為研究對象。目標實現3D結構MPSoCs晶片比2D結構晶片，互連效率提高1個數量級（10倍），互連低功耗效率提高30%以上。獲取一批相關發明專利，為我國下一代超大規模積體電路的發展提供基本的理論和和技術支撐。

結題摘要

本課題研究了三維（3D）器件結構多核心處理器互連低功耗技術中的關鍵性技術，建立了3D器件結構中穿透矽通道（TSV）模型，分析其中的各種電學參數，對於其中的凸塊（Bump）和再分布層（RDL）進行了深入分析，建立了TSV的等效電路模型和基於TSV結構的三維多核心處理器（MPSoCs）的功耗模型；設計完成了基於Silvaco TCAD進行了TSV模型仿真，編寫了基於OPNET仿真平台下的MPSoCs系統仿真軟體，可以支持16-2048核心的系統級仿真；對於目標700GHz信道頻寬的TSV結構進行了研究，對於最最佳化孔徑和線長進行理論上的分析；對採用TSV技術的共享二級快取的3D MPSoCs功耗性能進行了研究，16核心結構中一層Cache和兩層Cache結構的3D MPSoCs的功耗比2D MPSoCs的降幅分別為在12%和22%；研究了基於動態最佳化的共享存儲器3D MPSoCs最佳化技術，對於最最佳化傳輸幀長度和最最佳化算法進行了研究，3D結構較2D結構功率損耗降低了20%~30%，（注入率為0.2時，一層Cache的三維MPSoCs和兩層Cache的三維MPSoCs與二維MPSoCs相比，功耗分別降低了20.4%和28.03%）；提出了一種片上網路無虛通道容錯路由算法,解決多故障節點情況下片上網路的無虛通道容錯路由問題，仿真表明,在16核心中隨著故障區域位置的變化所提算法可提高1.2%到4.8%的網路注入率；將MPSoCs共享存儲器技術用於ZW100多核心DSP設計中，提出了分層架構的混合一致性協定和局部一致性概念，使得16核心L2 Cache的目錄存儲空間減小了25%。 受課題資助，發表論文12篇，專利8項，出版教材1部，培養研究生6人。完成了項目計畫任務。