uut(測試模組)

uut，是unit under test的縮寫，意思是被測試模組。

基本介紹

• 外文名：unit under test
• 縮寫：uut
• 解釋：被測試模組
• 用途：Modelsim進行仿真

unit under test的縮寫，是被測試模組的意思；

在積體電路設計時，當用Verilog設計好電路模組後，要對其進行測試，寫Testbench時就要把被測模組用uut表示，用Modelsim進行仿真時需要添加uut檔案，以便查看仿真後的波形。