《Verilog HDL數字設計與綜合（第二版）（本科教學版）》是2015年8月電子工業出版社出版的圖書，作者是夏宇聞。
基本介紹
- 書名：Verilog HDL數字設計與綜合（第二版）（本科教學版）
- 作者：夏宇聞
- ISBN：9787121261244
- 頁數：316頁
- 定價：49元
- 出版社：電子工業出版社
- 出版時間：2015年8月
- 開本：16開
內容簡介,圖書目錄,
內容簡介
本書從用戶的角度全面闡述了Verilog HDL語言的重要細節和基本設計方法迎奔匪，並詳細介紹了Verilog 2001版的主要改進部分。本書重點關注如何套用Verilog語言進行數字電路和系統的設計和驗證，而不僅僅講解語法。全書從基本概念講起，並逐漸過渡到編霸格辣店程語言接口以及邏輯綜合等高級主題。書中的內容全部符合Verilog HDL IEEE 1364-2001標準。
圖書目錄
第一部分 Verilog基礎知識
第1章 Verilog HDL數字設計綜述 2
1．1 數字電路CAD技術的發展歷史 2
1．2 硬體描述語言的出現 2
1．3 典型設計流程 3
1．4 硬體描述語言的意義 4
1．5 VERILOG HDL的優點 5
1．6 硬體描述語言的發展趨勢 5
第2章 層次建模的概念 7
2．1 設計方法學 7
2．2 四位脈動進位計數器 8
2．3 模組 9
2．4 模組實例 10
2．5 邏輯仿真的構成 12
2．6 舉例 12
2．7 小結 15
2．8 習題 16
第3章 基本概念 17
3．1 詞法約定 17
3．2 數據類型 20
3．3 系統任務和編譯指令 25
3．4 小結 29
3．5 習題 30
第4章 模組和連線埠 31
4．1 模組 31
4．2 連線埠 33
4．3 層次命名 38
4．4 小結 39
4．5 習題 39
第5章 門級建模 40
5．1 門的類型 40
5．2 門延遲 50
5．3 小結 54
5．4 習題 55
第6章 數據流建模 56
6．1 連恥海再續賦值語句 56
6．2 延遲 58
6．3 表達式、操作符和運算元 59
6．4 操作符類型 60
6．5 舉例 67
6．6 小結 74
6．7 習題 74
第7章 行為級建模 76
7．1 結構化過程語句 76
7．2 過程賦值語句 79
7．3 時序控制 83
7．4 條件語句 88
7．5 多路分支語句 89
7．6 循環語句 91
7．7 順序塊和並行塊 94
7．8 生成塊 98
7．9 舉例 103
7．10小結 108
7．11 習題 109
第8章 任務和函式 112
8．1 任務和函式的區別 112
8．2 任務 113
8．3 函式 117
8．4 小結 121
8．5 習題 122
第9章 實用建模技術 123
9．1 過程連續賦值 123
9．2 改寫（覆蓋）參數 125
9．3 條件編譯和執行 127
9．4 時間尺度 130
9．5 常用的系統任務 131
9．6 小結 137
9．海連臘7 習題 138
第二部分 Verilog高級主題
第10章 時序和延遲 142
10．1 延遲模型的類型 142
10．2 路徑延遲建模 145
10．3 時序檢查 151
10．4 延遲反標註 153
10．5 小結 154
10．6 習題 154
第11章 開關級建模 156
11．1 開關級建模元件 156
11．2 舉例 160
11．3 小結 164
11．4 習題白姜 165
第12章 用戶自定義原語 166
12．1 UDP的基礎知識 166
12．2 表示組合邏輯的UDP 168
12．3 表示時序邏輯的UDP 173
12．4 UDP表中的縮寫符號 176
12．5 UDP設計指南 177
12．6 小結 178
12．7 習題 178
第13章 程式語言接口 180
13．1 PLI的使用 182
13．2 PLI任務的連線和調用 182
13．3 內部數據表罪影永示 184
13．4 PLI庫子程式 185
13．5 小結 195
13．6 習乃凳棗循題 196
第14章 使用Verilog HDL進行邏輯綜合 197
14．1 什麼是邏輯綜合 197
14．2 邏輯綜合對數字設計行業的影響 199
14．3 VERILOG HDL綜合 200
14．4 邏輯綜合流程 204
14．5 門級網表的驗證 210
14．6 邏輯綜合建模技巧 212
14．7 時序電路綜合舉例 217
14．8 小結 224
14．9 習題 224
第15章 高級驗證技術 226
15．1 傳統的驗證流程 226
15．2 斷言檢查 234
15．3 形式化驗證 235
15．4 小結 237
第三部分 附 錄
附錄A 強度建模和高級線網類型定義 240
附錄B PLI子程式清單 243
附錄C 關鍵字、系統任務和編譯指令 259
附錄D 形式化語法定義 261
附錄E Verilog有關問題解答 290
附錄F Verilog舉例 293
參考文獻 303
譯者後記 304
第9章 實用建模技術 123
9．1 過程連續賦值 123
9．2 改寫（覆蓋）參數 125
9．3 條件編譯和執行 127
9．4 時間尺度 130
9．5 常用的系統任務 131
9．6 小結 137
9．7 習題 138
第二部分 Verilog高級主題
第10章 時序和延遲 142
10．1 延遲模型的類型 142
10．2 路徑延遲建模 145
10．3 時序檢查 151
10．4 延遲反標註 153
10．5 小結 154
10．6 習題 154
第11章 開關級建模 156
11．1 開關級建模元件 156
11．2 舉例 160
11．3 小結 164
11．4 習題 165
第12章 用戶自定義原語 166
12．1 UDP的基礎知識 166
12．2 表示組合邏輯的UDP 168
12．3 表示時序邏輯的UDP 173
12．4 UDP表中的縮寫符號 176
12．5 UDP設計指南 177
12．6 小結 178
12．7 習題 178
第13章 程式語言接口 180
13．1 PLI的使用 182
13．2 PLI任務的連線和調用 182
13．3 內部數據表示 184
13．4 PLI庫子程式 185
13．5 小結 195
13．6 習題 196
第14章 使用Verilog HDL進行邏輯綜合 197
14．1 什麼是邏輯綜合 197
14．2 邏輯綜合對數字設計行業的影響 199
14．3 VERILOG HDL綜合 200
14．4 邏輯綜合流程 204
14．5 門級網表的驗證 210
14．6 邏輯綜合建模技巧 212
14．7 時序電路綜合舉例 217
14．8 小結 224
14．9 習題 224
第15章 高級驗證技術 226
15．1 傳統的驗證流程 226
15．2 斷言檢查 234
15．3 形式化驗證 235
15．4 小結 237
第三部分 附 錄
附錄A 強度建模和高級線網類型定義 240
附錄B PLI子程式清單 243
附錄C 關鍵字、系統任務和編譯指令 259
附錄D 形式化語法定義 261
附錄E Verilog有關問題解答 290
附錄F Verilog舉例 293
參考文獻 303
譯者後記 304
