VLSI設計

《VLSI設計》是2005 年1月電子工業出版社出版的圖書，作者是王志功、朱恩。本書介紹了VLSI設計的基本方法，各軟體的概念以及基本用法。

基本介紹

• 書名：VLSI設計
• 作者：王志功 朱恩
• ISBN：7121006219
• 頁數：171
• 出版社：電子工業出版社
• 出版時間：2005 年1月
• 開本：16開
• 叢書名：21世紀高等學校電子信息類教材

內容簡介

全書共7章，內容包括：VLSI設計的一般概念、方法和基本流程；Verilog和VHDL語言的基本概念和用法，邏輯仿真軟體ModelSim介紹；可程式邏輯器件基本知識和開發環境QuartusⅡ介紹；邏輯綜合的一般概念和方法，邏輯綜合軟體Synopsys DC介紹；自動布局、布線基本概念及Apollo軟體介紹；SoC基本概念，基於平台的SoC開發方法及ARM開發平台介紹；VLSI設計的發展方向。

目錄

第1章 vlsi概述

1.1 發展概貌

1.2 主要設計方法——自頂向下方法

1.3 vlsi設計流程中的重點問題

1.3.1 高層綜合

1.3.2 邏輯綜合

1.3.3 物理綜合

1.4 工具的支持

思考題

第2章 硬體描述語言verilog

2.1 verilog語言的一般結構

2.1.1 模組

2.1.2 數據流描述方式

2.1.3 行為描述方式

2.1.4 結構化描述方式

2.1.5 混合描述方式

2.2 verilog語言要素

2.2.1 標識符、注釋和語言書寫的格式

2.2.2 系統任務和函式

2.2.3 編譯指令

.2.2.4 值集合

2.2.5 數據類型

2.2.6 位選擇和部分選擇

2.2.7 參數

2.3 表達式與操作符

2.3.1 算術操作符

2.3.2 關係操作符

2.3.3 相等關係操作符

2.3.4 邏輯操作符

2.3.5 按位操作符

2.3.6 歸約操作符

2.3.7 移位操作符

2.3.8 條件操作符

2.3.9 連線操作符

2.3.10 複製操作符

2.4 結構描述方式

2.4.1 常用的內置基本門

2.4.2 門時延問題

2.4.3 門實例數組

2.4.4 模組和連線埠

2.4.5 模組實例語句

2.4.6 模組使用舉例

2.5 數據流描述方式

2.5.1 連續賦值語句

2.5.2 舉例

2.5.3 連線說明賦值

2.5.4 時延

2.5.5 連線時延

2.5.6 舉例

2.6 行為描述方式

2.6.1 過程結構

2.6.2 時序控制

2.6.3 語句塊

2.6.4 過程性賦值

2.6.5 if語句

2.6.6 case語句

2.6.7 循環語句

2.7 設計共享

2.7.1 任務

2.7.2 函式

2.7.3 系統任務和系統函式

2.8 hdl仿真軟體簡介

思考題

第3章 硬體描述語言vhdl

3.1 vhdl語言的基本結構

3.2 vhdl的設計實體

3.2.1 實體說明

3.2.2 結構體

3.3 vhdl中的對象和數據類型

3.3.1 數的類型和它的字面值

3.3.2 數據類型

3.3.3 對象的說明

3.3.4 vhdl中數的運算

3.4 行為描述

3.4.1 對象的賦值

3.4.2 並發進程

3.4.3 並行信號賦值語句

3.4.4 進程語句

3.4.5 順序賦值語句

3.4.6 順序控制

3.4.7 斷言語句

3.4.8 子程式

3.5 結構描述

3.5.1 元件和例元

3.5.2 規則結構

3.5.3 參數化設計

3.5.4 結構與行為混合描述

3.6 設計共享

3.6.1 程式包

3.6.2 庫

3.6.3 元件配置

思考題

第4章 可程式邏輯器件

4.1 引言

4.2 ga概述

4.3 pld概述

4.3.1 pld的基本結構

4.3.2 pld的分類

4.3.3 prom陣列結構

4.3.4 pla陣列結構

4.3.5 pal(gal)陣列結構

4.3.6 fpga(field programmable gate array)

4.3.7 pld的開發

4.4 fpga的開發實例

4.4.1 quartus ii的啟動

4.4.2 建立新設計項目

4.4.3 建立新的verilog hdl檔案

4.4.4 建立新的原理圖檔案

4.4.5 設定時間約束條件

4.4.6 引腳綁定

4.4.7 編譯

4.4.8 仿真

4.4.9 器件編程

思考題

第5章 邏輯綜合

5.1 引言

5.2 組合邏輯綜合介紹

5.3 二元決定圖（binary-decision diagrams）

5.3.1 robdd的原理

5.3.2 robdd的套用

5.4 verilog hdl與邏輯綜合

5.4.1 assign結構

5.4.2 if-else表達式結構

5.4.3 case表達式結構

5.4.4 for循環結構

5.4.5 always表達式

5.4.6 function表達式結構

5.5 邏輯綜合的流程

5.5.1 rtl描述

5.5.2 翻譯

5.5.3 邏輯最佳化

5.5.4 工藝映射和最佳化

5.5.5 工藝庫

5.5.6 設計約束條件

5.5.7 最最佳化的門級描述

5.6 門級網表的驗證

5.6.1 功能驗證

5.6.2 時序驗證

5.7 邏輯綜合對電路設計的影響

5.7.1 verilog編程風格

5.7.2 設計分割

5.7.3 設計約束條件的設定

5.8 時序電路綜合舉例

5.9 synopsys邏輯綜合工具簡介

5.9.1 實例電路 —— m序列產生器

5.9.2 利用synopsys的design compiler進行綜合的基本過程

思考題

第6章 自動布局、布線

6.1 自動布局、布線的一般方法和流程

6.1.1 數據準備和輸入

6.1.2 布局規劃、預布線、布局

6.1.3 時鐘樹綜合

6.1.4 布線

6.1.5 設計規則檢查和一致性檢查

6.1.6 輸出結果

6.1.7 其他考慮

6.2 自動布局、布線軟體介紹

6.2.1 apollo一般情況介紹

6.2.2 apollo庫的檔案結構

6.2.3 邏輯單元庫——tsmc 0.25mm cmos庫

6.3 自動布局、布線的處理實例

6.3.1 電路實例

6.3.2 數據準備和導入

6.3.3 數據導入步驟

6.3.4 布圖

6.3.5 預布線

6.3.6 單元布局

6.3.7 布線

6.3.8 數據輸出

6.3.9 自動布局、布線的最佳化

思考題

第7章 soc技術簡介

7.1 soc的基本概念

7.1.1 soc的特徵和條件

7.1.2 soc的設計方法學問題

7.2 基於平台的soc設計方法

7.2.1 一般方法

7.2.2 設計分工

7.3 arm primexsys平台soc設計方法

7.3.1 簡介

7.3.2 標準的soc平台

7.3.3 支持工具和驗證方法

7.3.4 作業系統連線埠

7.3.5 arm的擴展ip

7.3.6 第三方夥伴計畫

7.4 待解決的幾個研究方向

思考題

主要參考文獻