VLSI測試方法學和可測性設計

基本信息

書名:VLSI測試方法學和可測性設計

ISBN:712100379

作者:雷紹充邵志標梁峰

出版社:電子工業出版社

定價:29.8

頁數:286

出版日期:2005-1-1

版次:

開本:16開

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內容簡介

本書系統介紹超大規模積體電路（VLSI）的測試方法學和的可測性設計，為讀者進行更深層次的電路設計、模擬、測試和分析打下良好的基礎，也為電路（包括電路級、晶片級和系統級）的設計、製造、測試和套用之間建立一個相互交流的平台。

本書主要內容為電路測試、分析的基本概念和理論，數字電路的描述和模擬方法，組合電路和時序電路的測試生成方法，專用可測性設計，掃描和邊界掃描理論，IDDQ測試，隨機和偽隨機測試原理，各種測試生成電路結構及其生成序列之間的關係，與MY鄧列相關的其他測試生成方法，內建自測度原理，各種數據壓縮結構和壓縮關係，專用電路Memory和SoC等的可測性設計方法。

本書既可作為人一積體電路設計、製造、測試、套用，EDA和ATE專業人員的參考用書，也可作為高等院校高年級學生和研究生的專業課程教材。

本書目錄

第0章概述

0.1 研究意義

0.2 章節安排

0.3 常用術語

第1章電路分析基礎

1.1 驗證、模擬和測試

1.2 故障及故障檢測

1.3 缺陷、失效和故障

1.4 故障模型

1.5 故障的等效、支配和故障冗餘

1.6 可控性、可觀性及可測性

1.7 數字電路的各種模型和描述方法

第2章模擬

2.1 大規模設計模擬

2.2 邏輯模擬

2.3 故障模擬

第3章組合電路和的測試

3.1 簡介

3.2 異或法

3.3 布爾差分

3.4 路徑敏化法

3.5 D算法

3.6 PODEM算法

3.7 其他測試生成算法

第4章時序電路的測試

4.1 時序電路測試的概念

4.2 時序電路的功能測試

4.3 時序電路的確定性測試生成

4.4 時序電路的其他測試生成方法

第5章專用可測性設計

5.1 概述

5.2 可測性分析

5.3 可測性的改善方法

5.4 容易測試的電路

5.5 組合電路的可測性設計

5.6 時序電路可測性設計中的問題

第6章掃描路徑法

6.1 簡介

6.2 掃描路徑設計

6.3 掃描路徑的測試方法

6.4 掃描路徑設計及測試舉例

6.5 掃描路徑的結構

第7章邊界掃描法

VLSI測試方法學和可測性設計

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