《VHDL——代碼編寫和基於SYNOPSYS工具的邏輯綜合》是2007年清華大學出版社出版的圖書，作者是李翁福。
基本介紹
內容簡介,作者簡介,目錄,
內容簡介
本書編寫的60多個實用事例有助於讀者學習如何編寫超高速積體電路硬體描述語言（VHDL）原始碼以及如何進行綜合，並包括了許多測試平台仿真結果波形圖。示例從簡到繁，從簡單的VHDL原始碼編寫起步，隨著內容的展開逐步介紹更加複雜的、更為現實的設計。本書給出了綜合結果及其改進措施，以幫助讀者更為熟悉經驗豐富的設計工程是如何去最佳化每一個綜合出的設計對象。本書還專門用了一整章的篇幅介紹如何完整地設計一個流水式微控制器：從體系結構定義、指令級定義、微結構實現直至其VHDL原始碼及其測試平台原始碼的編寫，以及綜合最佳化等內容。
作者簡介
WENGFOOKLEE是AMD公司傑出的首席設計工程師，曾榮獲“深受愛戴的綜合專家”榮譽稱號。他具有大量的採用VHDL進行ASIC設計的經驗，擅長於在綜合電路時以性能極大化和面積使用量極小化為目標進行改進，也擅長於開發和實現新的綜合、驗證以及自動布局布線的設計方法。他曾深入地參與過PCI、ISA、LPC橋、晶片組、微控制器、RISC微處理器及最先進的高速低功耗閃爍存儲器的設計與綜合。
目錄
插圖目錄
表格目錄
示例目錄
第1部分VHDL代碼編寫
第1章緒言
1.1傳統設計方法--原理圖輸入
1.2硬體描述語言
1.3VHDL設計的結構
1.4VHDL設計內的元件實例化
1.5結構式、行為式與可綜合VHDL設計
1.5.1結構式VHDL描述
1.5.2行為式VHDL描述
1.5.3RTL級代碼
1.6在VHDL設計中使用庫聲明
第2章VHDL仿真與綜合流程
第3章基本邏輯元件的可綜合代碼
3.1與邏輯
3.2或邏輯
3.3非邏輯
3.4與非邏輯
3.5或非邏輯
3.6三態緩衝器邏輯
3.7複雜邏輯門
3.8鎖存器
3.8.1避免代碼中出現鎖存器
3.9觸發器
3.10解碼器
3.11編碼器
3.12多路選擇器
3.13優先權編碼器
3.14存儲器單元
3.15加法器
3.16元件推定
第4章信號與變數
4.1變數
4.2信號
4.3採用信號和變數的時機
4.4反饋信號的用法
第5章複雜示例的可綜合代碼
5.1移位器
5.2計數器
5.3存儲器模組
5.4汽車行駛控制器
第6章設計可綜合的流水式微控制器
6.1定義指令集
6.2定義體系結構
6.3定義流水線
6.4定義流水式微控制器的微結構
6.4.1預解碼功能塊
6.4.2解碼功能塊
6.4.3暫存器堆功能塊
6.4.4執行功能塊
6.4.5整個微控制器晶片
第2部分基於SYNOPSYS工具的邏輯綜合
第7章設計中的時序因素
第8章基於時序約束的VHDL綜合
第9章實例化GTECH庫單元
第10章DesignWare庫
第11章綜合中的可測試性問題
第12章FPGA綜合
第13章綜合與版圖工序之間的聯繫
第14章實現有效綜合應遵循的設計指導原則
附錄ASTD_LOGIC_1164庫
附錄B移位器綜合結果
附錄C計數器綜合結果
附錄D流水式微控制器綜合結果
附錄E第6章微控制器示例綜合出的EDIF檔案
附錄F第6章微控制器示例綜合出的SDF檔案
辭彙表
參考文獻
