《TigerSHARC處理器技術及其套用》是高等學校電子信息類專業本科和研究生的DSP技術及其套用課程的教材，在介紹ADI公司的浮點Tiger SHARC系列DSP的核心結構、存儲器組織和匯流排結構、接口技術及其指令系統的基礎上，重點討論了TS101S和TS201S的程式設計、接口設計和系統設計技術，並給出了幾個基於TS101S和TS201S的信號處理器系統的設計實例。《TigerSHARC處理器技術及其套用》在介紹Tiger SHARC系列DSP基礎知識的同時，立足於實際套用系統的設計要求，注重基本原理與實際套用相結合，可使讀者快速掌握DSP的基本原理及其在數位訊號處理中的套用技巧。 《TigerSHARC處理器技術及其套用》既可作為電子信息類專業DSP套用技術課程的本科生和研究生教材，也可作為相關專業高年級本科生和研究生及從事DSP技術設計和開發的專業技術人員的參考書。
基本介紹
- 書名：TigerSHARC處理器技術及其套用
- 出版社：西安電子科技大學出版社
- 頁數：442頁
- 開本：16
- 定價：40.00
- 作者：馮小平 曹向海
- 出版日期：2010年9月1日
- 語種：簡體中文
- ISBN：7560624715, 9787560624716
- 品牌：西安電子科技大學出版社
內容簡介,圖書目錄,
內容簡介
《TigerSHARC處理器技術及其套用》：高等學校電子信息類規劃教材
圖書目錄
第1章 概述
1.1 數位訊號處理器的基本概念和特點
1.1.1 數位訊號處理器的基本概念
1.1.2 數位訊號處理器的特點
1.2 數位訊號處理器的發展歷史和套用
1.2.1 數位訊號處理器的發展歷史
1.2.2 數位訊號處理器的套用
1.3 ADI公司的DSP系列簡介
1.3.1 Blackfin系列定點處理器
1.3.2 SHARC系列DSP的基本特點
1.3.3 TigerSHARC 系列DSP的特點
第2章 TS系列DSP的核心結構
2.1 TS系列DSP的核心結構概述
2.1.1 TS101S的核心結構概述
2.1.2 TS20XS的核心結構概述
2.2 TS處理器的運算模組
2.2.1 運算模組的組成
2.2.2 運算模組的暫存器
2.2.3 算術邏輯單元ALU
2.2.4 乘法器
2.2.5 移位器
2.2.6 TS201S的通信邏輯處理單元（CLU）
2.3 TS處理器的整型算術邏輯單元
2.3.1 IALU結構
2.3.2 IALU的暫存器
2.3.3 IALU算術、邏輯和函式操作
2.4 TS101S的程式控制器
2.4.1 程式控制器的功能
2.4.2 程式控制器的暫存器
2.4.3 指令對齊緩衝池（IAB）
2.4.4 分支地址緩衝池（BTB）
2.4.5 程式控制器的使用實例
2.5 TS20XS的程式控制器
2.5.1 程式控制器的暫存器
2.5.2 程式控制器的指令流水
2.5.3 指令對齊緩衝池（IAB）和分支地址緩衝池（BTB）
第3章 TS系列DSP的存儲器及暫存器
3.1 TS101S處理器的匯流排
3.1.1 TS101S的內部匯流排
3.1.2 TS101S的外部匯流排
3.1.3 匯流排控制與狀態暫存器
3.1.4 多處理器連線與匯流排仲裁
3.1.5 主機接口
3.2 TS101S的存儲器組織
3.2.1 全局定址空間
3.2.2 外部存儲器定址空間
3.2.3 內部存儲器定址空間
3.2.4 多處理器空間和主機定址空間
3.3 TS101S的暫存器組
3.3.1 暫存器分組
3.3.2 運算模組中的暫存器組
3.3.3 IALU的暫存器組
3.3.4 程式控制器的暫存器組
3.3.5 中斷向量表暫存器組
3.3.6 外部口（EP）暫存器組
3.4 TS20XS的匯流排
3.4.1 TS20XS的內部匯流排
3.4.2 TS20XS的SOC接口
3.5 TS201S的存儲器組織
3.5.1 TS201S的定址空間
3.5.2 全局定址映射空間
3.5.3 主機定址空間
3.5.4 外部存儲器定址空間
3.5.5 多處理器定址空間
3.5.6 處理器內部存儲空間
3.5.7 TS201S的內部存儲器組織
3.6 TS201S處理器的暫存器組
3.6.1 運算塊暫存器組
3.6.2 IALU暫存器組
3.6.3 程式控制器暫存器組
3.6.4 Cache暫存器組（存儲器控制暫存器）
3.6.5 中斷暫存器組
3.6.6 DMA控制和狀態暫存器組
3.6.7 鏈路口暫存器組
3.6.8 外部匯流排接口暫存器組
第4章 TS系列DSP的I/O資源
4.1 TS處理器的中斷
4.1.1 TS處理器的中斷源
4.1.2 TS處理器的中斷向量
4.1.3 可程式的中斷控制暫存器
4.1.4 中斷處理過程
4.1.5 中斷返回與異常
4.1.6 中斷服務程式實例
4.2 TS處理器的DMA傳輸
4.2.1 DMA控制器與傳輸控制塊
4.2.2 DMA控制與狀態暫存器
4.2.3 鏈式DMA與二維DMA
4.2.4 外部口DMA
4.2.5 AutoDMA與鏈路口DMA
4.3 TS101S的鏈路口
4.3.1 鏈路口資源
4.3.2 鏈路口通信協定
4.3.3 鏈路口控制及狀態暫存器
4.4 TS20XS處理器的鏈路口
4.4.1 TS20XS鏈路口結構
4.4.2 鏈路口的控制和狀態暫存器
4.4.3 鏈路口的連線方式和工作
4.4.4 鏈路口通信協定
4.4.5 鏈路口的傳輸延遲
4.4.6 鏈路口的故障檢測機制
第5章 TS系列DSP的指令系統
5.1 TS系列DSP的數據格式
5.1.1 單精度浮點數據格式
5.1.2 擴展精度浮點數據格式
5.1.3 定點數據格式
5.2 TS系列DSP的指令結構和暫存器
5.2.1 指令行結構
5.2.2 暫存器名稱和使用
5.3 存儲器的定址和訪問方式
5.3.1 直接和間接定址
5.3.2 循環定址
5.3.3 位反序定址
5.3.4 存儲器的訪問類型
5.3.5 暫存器傳送和立即數擴展操作
5.4 TS處理器的指令
5.4.1 ALU指令
5.4.2 CLU指令
5.4.3 乘法器指令
5.4.4 移位器指令
5.4.5 IALU指令
5.4.6 IALU載入/存儲/傳輸指令
5.5 TS處理器的指令並行規則和約束條件
5.5.1 指令並行規則
5.5.2 並行指令的通用約束
5.5.3 計算塊指令約束
5.5.4 IALU指令約束
5.5.5 程式控制指令約束
第6章 TS系列DSP的程式設計與開發
6.1 TS處理器程式設計概述
6.2 彙編器和彙編語言程式設計
6.2.1 標識符和運算符
6.2.2 預處理偽指令
6.2.3 彙編偽指令
6.2.4 彙編程式舉例
6.3 C編譯器和C程式設計
6.3.1 C編譯器的特點
6.3.2 C編譯器支持的數據類型
6.3.3 實時運行模式與實時運行庫
6.3.4 C/C++與彙編程式接口
6.3.5 C程式最佳化
6.3.6 程式最佳化的實例
6.4 連結器和LDF（連結描述檔案）
6.4.1 連結器
6.4.2 LDF檔案中常用的連結器命令
6.4.3 LDF檔案的編寫
6.5 VisualDSP++集成開發工具
6.5.1 集成開發工具及其特點
6.5.2 利用IDDE進行程式開發的過程
6.5.3 Debugger工具及其使用
第7章 TS系列DSP的接口技術
7.1 TS處理器外部匯流排接口技術
7.1.1 TS處理器的外部匯流排概述
7.1.2 EPROM和Flash接口
7.1.3 典型外部匯流排接口範例
7.2 主機接口
7.3 SDRAM接口
7.3.1 SDRAM接口信號
7.3.2 SDRAM編程
7.3.3 SDRAM接口擴展舉例
7.4 TS處理器與常用器件的接口技術
7.4.1 與雙口RAM的接口技術
7.4.2 與ADC的接口技術
7.4.3 與DAC的接口技術
7.5 TS處理器的DMA傳輸
7.5.1 內部存儲器到外部存儲器的DMA
7.5.2 鏈式DMA與二維DMA
7.5.3 鏈路口DMA
第8章 TS系列DSP系統設計技術
8.1 TS處理器的復位電路設計
8.1.1 TS101S的復位方式
8.1.2 TS101S處理器復位電路設計
8.2 TS處理器的引導模式和引導程式
8.2.1 TS處理器的引導模式
8.2.2 引導程式的生成方法
8.2.3 引導程式舉例
8.3 初始化程式和特殊引腳
8.3.1 初始化參數
8.3.2 初始化程式舉例
8.3.3 特殊引腳功能說明
8.4 TS處理器系統時鐘設計
8.4.1 TS101S系統時鐘設計
8.4.2 TS201S的系統時鐘設計
8.5 TS處理器電源單元設計
8.5.1 TS處理器電源供電的特點和要求
8.5.2 TS101S的電源單元設計
8.5.3 TS201S處理器電源濾波要求
8.5.4 TS201S處理器電源設計
8.5.5 TS201S系統功耗及散熱設計
8.6 JTAG接口設計
8.6.1 硬體仿真器概述
8.6.2 JTAG連線
8.6.3 ICE配置與測試
8.7 信號處理系統設計
8.7.1 處理器類型的選擇
8.7.2 信號處理器體系設計
8.7.3 信號處理器PCB拓撲設計
8.8 多處理器系統的數據傳輸和同步協調技術
8.8.1 多處理器系統的數據傳輸方式
8.8.2 系統工作的協調和同步方法
8.8.3 多處理器系統的並行流水工作
第9章 TS系列DSP系統設計實例
9.1 通信信號參數估計的例子
9.1.1 基於高階循環累積量的載頻估計
9.1.2 通信信號參數分析的硬體及軟體實現
9.2 脈衝分選的例子
9.2.1 PRI變換
9.2.2 脈衝分選硬體和軟體實現
9.3 通信信號監測系統設計實例
9.3.1 系統需求
9.3.2 設計思路
9.3.3 系統硬體設計
9.3.4 系統軟體設計
9.4 鏈路口耦合構成多處理器系統
9.4.1 處理器系統組成
9.4.2 脈衝壓縮和固定雜波對消處理
9.4.3 動目標檢測（MTD）
9.4.4 恆虛警處理
9.5 多DSP系統的設計實例
9.5.1 WCDMA基帶處理板功能
9.5.2 WCDMA基帶處理板時序要求
9.5.3 WCDMA基帶處理板硬體方案
參考文獻
1.1 數位訊號處理器的基本概念和特點
1.1.1 數位訊號處理器的基本概念
1.1.2 數位訊號處理器的特點
1.2 數位訊號處理器的發展歷史和套用
1.2.1 數位訊號處理器的發展歷史
1.2.2 數位訊號處理器的套用
1.3 ADI公司的DSP系列簡介
1.3.1 Blackfin系列定點處理器
1.3.2 SHARC系列DSP的基本特點
1.3.3 TigerSHARC 系列DSP的特點
第2章 TS系列DSP的核心結構
2.1 TS系列DSP的核心結構概述
2.1.1 TS101S的核心結構概述
2.1.2 TS20XS的核心結構概述
2.2 TS處理器的運算模組
2.2.1 運算模組的組成
2.2.2 運算模組的暫存器
2.2.3 算術邏輯單元ALU
2.2.4 乘法器
2.2.5 移位器
2.2.6 TS201S的通信邏輯處理單元（CLU）
2.3 TS處理器的整型算術邏輯單元
2.3.1 IALU結構
2.3.2 IALU的暫存器
2.3.3 IALU算術、邏輯和函式操作
2.4 TS101S的程式控制器
2.4.1 程式控制器的功能
2.4.2 程式控制器的暫存器
2.4.3 指令對齊緩衝池（IAB）
2.4.4 分支地址緩衝池（BTB）
2.4.5 程式控制器的使用實例
2.5 TS20XS的程式控制器
2.5.1 程式控制器的暫存器
2.5.2 程式控制器的指令流水
2.5.3 指令對齊緩衝池（IAB）和分支地址緩衝池（BTB）
第3章 TS系列DSP的存儲器及暫存器
3.1 TS101S處理器的匯流排
3.1.1 TS101S的內部匯流排
3.1.2 TS101S的外部匯流排
3.1.3 匯流排控制與狀態暫存器
3.1.4 多處理器連線與匯流排仲裁
3.1.5 主機接口
3.2 TS101S的存儲器組織
3.2.1 全局定址空間
3.2.2 外部存儲器定址空間
3.2.3 內部存儲器定址空間
3.2.4 多處理器空間和主機定址空間
3.3 TS101S的暫存器組
3.3.1 暫存器分組
3.3.2 運算模組中的暫存器組
3.3.3 IALU的暫存器組
3.3.4 程式控制器的暫存器組
3.3.5 中斷向量表暫存器組
3.3.6 外部口（EP）暫存器組
3.4 TS20XS的匯流排
3.4.1 TS20XS的內部匯流排
3.4.2 TS20XS的SOC接口
3.5 TS201S的存儲器組織
3.5.1 TS201S的定址空間
3.5.2 全局定址映射空間
3.5.3 主機定址空間
3.5.4 外部存儲器定址空間
3.5.5 多處理器定址空間
3.5.6 處理器內部存儲空間
3.5.7 TS201S的內部存儲器組織
3.6 TS201S處理器的暫存器組
3.6.1 運算塊暫存器組
3.6.2 IALU暫存器組
3.6.3 程式控制器暫存器組
3.6.4 Cache暫存器組（存儲器控制暫存器）
3.6.5 中斷暫存器組
3.6.6 DMA控制和狀態暫存器組
3.6.7 鏈路口暫存器組
3.6.8 外部匯流排接口暫存器組
第4章 TS系列DSP的I/O資源
4.1 TS處理器的中斷
4.1.1 TS處理器的中斷源
4.1.2 TS處理器的中斷向量
4.1.3 可程式的中斷控制暫存器
4.1.4 中斷處理過程
4.1.5 中斷返回與異常
4.1.6 中斷服務程式實例
4.2 TS處理器的DMA傳輸
4.2.1 DMA控制器與傳輸控制塊
4.2.2 DMA控制與狀態暫存器
4.2.3 鏈式DMA與二維DMA
4.2.4 外部口DMA
4.2.5 AutoDMA與鏈路口DMA
4.3 TS101S的鏈路口
4.3.1 鏈路口資源
4.3.2 鏈路口通信協定
4.3.3 鏈路口控制及狀態暫存器
4.4 TS20XS處理器的鏈路口
4.4.1 TS20XS鏈路口結構
4.4.2 鏈路口的控制和狀態暫存器
4.4.3 鏈路口的連線方式和工作
4.4.4 鏈路口通信協定
4.4.5 鏈路口的傳輸延遲
4.4.6 鏈路口的故障檢測機制
第5章 TS系列DSP的指令系統
5.1 TS系列DSP的數據格式
5.1.1 單精度浮點數據格式
5.1.2 擴展精度浮點數據格式
5.1.3 定點數據格式
5.2 TS系列DSP的指令結構和暫存器
5.2.1 指令行結構
5.2.2 暫存器名稱和使用
5.3 存儲器的定址和訪問方式
5.3.1 直接和間接定址
5.3.2 循環定址
5.3.3 位反序定址
5.3.4 存儲器的訪問類型
5.3.5 暫存器傳送和立即數擴展操作
5.4 TS處理器的指令
5.4.1 ALU指令
5.4.2 CLU指令
5.4.3 乘法器指令
5.4.4 移位器指令
5.4.5 IALU指令
5.4.6 IALU載入/存儲/傳輸指令
5.5 TS處理器的指令並行規則和約束條件
5.5.1 指令並行規則
5.5.2 並行指令的通用約束
5.5.3 計算塊指令約束
5.5.4 IALU指令約束
5.5.5 程式控制指令約束
第6章 TS系列DSP的程式設計與開發
6.1 TS處理器程式設計概述
6.2 彙編器和彙編語言程式設計
6.2.1 標識符和運算符
6.2.2 預處理偽指令
6.2.3 彙編偽指令
6.2.4 彙編程式舉例
6.3 C編譯器和C程式設計
6.3.1 C編譯器的特點
6.3.2 C編譯器支持的數據類型
6.3.3 實時運行模式與實時運行庫
6.3.4 C/C++與彙編程式接口
6.3.5 C程式最佳化
6.3.6 程式最佳化的實例
6.4 連結器和LDF（連結描述檔案）
6.4.1 連結器
6.4.2 LDF檔案中常用的連結器命令
6.4.3 LDF檔案的編寫
6.5 VisualDSP++集成開發工具
6.5.1 集成開發工具及其特點
6.5.2 利用IDDE進行程式開發的過程
6.5.3 Debugger工具及其使用
第7章 TS系列DSP的接口技術
7.1 TS處理器外部匯流排接口技術
7.1.1 TS處理器的外部匯流排概述
7.1.2 EPROM和Flash接口
7.1.3 典型外部匯流排接口範例
7.2 主機接口
7.3 SDRAM接口
7.3.1 SDRAM接口信號
7.3.2 SDRAM編程
7.3.3 SDRAM接口擴展舉例
7.4 TS處理器與常用器件的接口技術
7.4.1 與雙口RAM的接口技術
7.4.2 與ADC的接口技術
7.4.3 與DAC的接口技術
7.5 TS處理器的DMA傳輸
7.5.1 內部存儲器到外部存儲器的DMA
7.5.2 鏈式DMA與二維DMA
7.5.3 鏈路口DMA
第8章 TS系列DSP系統設計技術
8.1 TS處理器的復位電路設計
8.1.1 TS101S的復位方式
8.1.2 TS101S處理器復位電路設計
8.2 TS處理器的引導模式和引導程式
8.2.1 TS處理器的引導模式
8.2.2 引導程式的生成方法
8.2.3 引導程式舉例
8.3 初始化程式和特殊引腳
8.3.1 初始化參數
8.3.2 初始化程式舉例
8.3.3 特殊引腳功能說明
8.4 TS處理器系統時鐘設計
8.4.1 TS101S系統時鐘設計
8.4.2 TS201S的系統時鐘設計
8.5 TS處理器電源單元設計
8.5.1 TS處理器電源供電的特點和要求
8.5.2 TS101S的電源單元設計
8.5.3 TS201S處理器電源濾波要求
8.5.4 TS201S處理器電源設計
8.5.5 TS201S系統功耗及散熱設計
8.6 JTAG接口設計
8.6.1 硬體仿真器概述
8.6.2 JTAG連線
8.6.3 ICE配置與測試
8.7 信號處理系統設計
8.7.1 處理器類型的選擇
8.7.2 信號處理器體系設計
8.7.3 信號處理器PCB拓撲設計
8.8 多處理器系統的數據傳輸和同步協調技術
8.8.1 多處理器系統的數據傳輸方式
8.8.2 系統工作的協調和同步方法
8.8.3 多處理器系統的並行流水工作
第9章 TS系列DSP系統設計實例
9.1 通信信號參數估計的例子
9.1.1 基於高階循環累積量的載頻估計
9.1.2 通信信號參數分析的硬體及軟體實現
9.2 脈衝分選的例子
9.2.1 PRI變換
9.2.2 脈衝分選硬體和軟體實現
9.3 通信信號監測系統設計實例
9.3.1 系統需求
9.3.2 設計思路
9.3.3 系統硬體設計
9.3.4 系統軟體設計
9.4 鏈路口耦合構成多處理器系統
9.4.1 處理器系統組成
9.4.2 脈衝壓縮和固定雜波對消處理
9.4.3 動目標檢測（MTD）
9.4.4 恆虛警處理
9.5 多DSP系統的設計實例
9.5.1 WCDMA基帶處理板功能
9.5.2 WCDMA基帶處理板時序要求
9.5.3 WCDMA基帶處理板硬體方案
參考文獻
