Scicos-HDL是一個在Scilab/Scicos下仿真和設計硬體電路的工具，以LGPL協定發行，是SourceForge上比較少有的由中國人發起的項目，目前已經作為Scicos的一個子項目，加入到Scicos開發計畫，得到法國Inria Scilab開發組織的硬體設備和資金支持。
基本介紹
- 中文名：Scicos-HDL
- 創始人：張冬 康彩
- 釋義：仿真和設計硬體電路的工具
- 發行協定：LGPL協定
項目介紹,使用平台,
項目介紹
項目名稱:Scicos-HDL
Scilab創始人之一Ramine.Nikoukhah教授對Scicos-HDL給予了充分肯定。發起者張冬和康彩目前還是寧夏大學的在讀碩士研究生。
Scicos-HDL開發歷時2年時間，可以運行在Linux和Windows平台。在原Scicos元件庫的基礎上新增了4個硬體電路仿真庫，包括50多個硬體電路仿真元件和VHDL、verilog語言編譯器模組。當前的Scicos 0.32版可以完成組合邏輯電路設計、時序邏輯電路設計和基本的數位訊號處理，支持VHDL和verilog 2種硬體描述語言，支持自動文檔生成，並且生成的HDL代碼均為可綜合。Scicos-HDL還支持與其它Open Source的EDA軟體進行集成，構建完整的設計工具鏈。
使用平台
用戶在Scilab / Scicos環境下對電子電路進行高級描述，並可對自己的設計方案進行系統仿真和修正，然後通過編譯生成基於VHDL的RTL級結構模型。該模型可通過各種商業化的IC-CAD接口，最終產生對應於所描述系統的硬體平台。
使用這樣的開發工具，用戶在設計積體電路系統時，即使不了解硬體電路的內部細節，甚至不了解 HDL語言，也可以根據自己的需要進行電子電路的設計。還可以使設計數字電路和數位訊號處理電路的工作變得快捷，門檻更低。目前Open Source的EDA軟體相對較少，希望通過Scicos-HDL的不斷前進、發展來積累技術,實現具有自主智慧財產權的開放的低成本EDA軟體系統。
發展目標:下一步的計畫是在現有自主開發的Scicos-HDL軟體基礎上增強其設計數位訊號處理電路的能力，歡迎EDA領域的設計開發人員加入Scicos-HDL，為開源的EDA軟體事業做出貢獻。
