output logic macrocell（OLMC ） 即邏輯輸出宏，是GAL中的輸出單元，可程式實現多種類型的輸出結構。
基本介紹
- 中文名：邏輯輸出宏
- 外文名：output logic macrocell
- 簡稱：OLMC
- 定義：GAL中的輸出單元
簡介,結構形式,
簡介
OLMC中的或門完成或操作，有8個輸入端，固定接收來自“與”邏輯陣列的輸出，或門輸出端只能實現不大於8個乘積項的與-或邏輯函式；或門的輸出信號送到一個受XOR（n)信號控制的異或門，完成極性選擇，當XOR（n)=0時，異或門輸出與輸入（或門輸出）同相，當XOR（n）=1時，異或門輸出與輸入反相。?
結構形式
OLMC中的四個多路選擇器分別是輸出數據選擇器OMUX、乘積項數據選擇器PTMUX、三態數據選擇器TSMUX和反饋數據選擇器FMUX，它們在控制信號AC（0）和AC1（n）的作用下，可實現不同的輸出電路結構形式。
由上述OLMC的結構可見，OLMC在SYN，AC（0），AC1（n)的控制下，可以重新組態，即可以工作在五種不同模式下：專用輸入模式；專用組合輸出模式；帶反饋的組合輸出模式；時序邏輯的組合輸出模式；暫存器輸出模式。SYN為0或1用以決定被組態的OLMC是時序或組合邏輯電路，AC（0），AC1（n)用以控制OLMC的電路結構，AC（0）是所用OLMC共用的，而AC1（n）則是每OLMC個單獨具有的。
1）SYN=1，AC（0）=0，AC1(n)=1時，OLMC（n）的電路結構為專用輸入模式，是組合邏輯電路。此時，引腳1和11可作普通數據輸入端使用，輸出三態緩衝器為禁止態而使相應的I/O端不能作輸出只能作輸入端使用，並且該輸入信號需經鄰級OLMC的FMUX反饋回“與”邏輯陣列輸入。需要注意的是，由GAL16V8的結構圖可見，OLMC（15）和OLMC（16）因無FMUX相連，故不能作專用輸入模式，即101模式。
2）SYN=1，AC（0）=0，AC1(n)=0時，OLMC（n）的電路結構為專用組合輸出模式，是組合邏輯電路。此時，引腳1和11可作普通數據輸入端使用，輸出三態緩衝器處於工作狀態，輸出始終允許，異或門的輸出經OMUX送到三態緩衝器。因為三態緩衝器是一個反相器，所以XOR（n)=0時輸出的組合邏輯函式為低電平有效，當XOR（n)=1時為高電平有效。當相鄰OLMC的AC1（m)也為0時，FMUX接地，沒有反饋信號，相應的I/O端只能作純組合輸出而不能作反饋輸入使用。
5）SYN=0，AC（0）=1，AC1(n)=1時，OLMC（n）的電路結構為時序邏輯的組合輸出模式。此時，異或門的輸出直接送往輸出三態緩衝器，輸出三態緩衝器由第一乘積項控制，而I/O（n）信號經FMUX反饋回“與邏輯陣列”。須注意的是，工作在011模式的OLMC不能單獨存在，必須和暫存器輸出的010模式的OLMC共存於一片GAL晶片中，也就是說，工作在011模式的OLMC是時序邏輯電路中的組合邏輯部分，此時1腳仍是時鐘信號CK輸入端，11腳也是公共三態控制信號輸入端 ，但CK和 是供給其他工作在010模式下的OLMC使用的
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OLMC is shrot for output logic macrocell It is a key components of PLD As is shown in the logic schematic diagram,the OR gate has 8 inputs from AND array. The XOR bit of each macrocell controls the polarity of the output , while the AC1 bit of each of the macrocells controls the input/output configuration.OLMC has four MUX, including OMUX for choosing data,PTMUX which is called produce term MUX, TSMUX for choosing the state of three state output gate,and FMUX. The FMUX is controlled by AC(0) and AC(n).Programming some bits(syn, AC(0),AC(n),etc.) leads to various combinations of configuration of OLMC via 4 MUX.
